EDA365欢迎您登录！
您需要 登录 才可以下载或查看，没有帐号？注册
x
本帖最后由 pjh02032121 于 2014-3-6 12:52 编辑 * D$ w7 b- g( {, D# t; [' U
6 `& D( O6 r0 Y* O1 q* }4 A
对于10Gbps及以上数据速率的SerDes，每个数据位的单位间隔是随着近 20～30ps的信号上升/下降时间而缩短的。选择合适的封装互连结构，有效地传输这些信号已成为最大限度减少信号完整性问题的重要考虑因素，如串扰、阻抗不连续性等。对于低成本应用，键合线封装是替代相对高端的倒装芯片封装的首选方案，但它缺乏执行大I/O数、控制阻抗及为芯片提供有效电源的设计灵活性。4 f7 g& ]5 n- n0 M h; ^4 e$ g
本文将讨论通过优化封装内的阻抗不连续性和改善其回波损耗性能，以满足10Gbps SerDes键合线封装规范。$ [" o' y3 L: _( P: E
差分阻抗: E# j' h& G7 T0 r, a( g
一个典型的SerDes通道包含使用两个单独互连结构的互补信号发射器和接收器之间的信息交换。两个端点之间的物理层包括一个连接到子卡的键合线封装或倒装芯片封装的发射器件。子卡通过一个连接器插在背板上。背板上的路由通过插入的子卡连接到一个或一组连接器。采用键合线或倒装芯片封装的接收芯片也位于这些子卡上。7 t3 B- I" i2 U; k' U" }% l
如果设计不合适，一个通道中的这些多重转换将会影响信号完整性性能。在10Gbps及以上，通过最大限度地减少阻抗不连续性，得到适合的互连设计已成为提高系统性能的一个重要的考虑因素。由于封装内有许多不连续区，该收发器封装在提高回波损耗性能方面存在一个重要瓶颈。
8 _) P1 q# V2 D: ~- V- w SerDes通道设计通常为100Ω差分阻抗。由于差分信号采用奇模传播，差分对的每线奇模阻抗都必须是50Ω。差分对的每线信号都需要有50Ω的恒阻抗，以尽量减少回波损耗，最大限度地提高性能。' Q/ _1 H. g1 M# r d* p7 w
损耗较少的系统的奇模阻抗定义为：' W1 n8 |: ]( t8 K
. }" _8 w' O9 N% r; n. t# J9 h" a m$ i) w5 g: q
为了优化每线阻抗，所有四个分量都需要平衡，以达到50Ω阻抗。对于差分对，在每一个单端信号传送一对信号，L12和C12分量都不存在，Zodd是自L/C的平方根。0 [. o7 s% e8 q) P& O7 e
) p/ X7 e$ F: ]9 F, J; O6 z0 w 一次预处理封装
4 s7 F O: |) [' S: ]6 I" w; \+ H' _+ o, A; \" t
有三个差分对的典型的键合线封装的截面如图1所示。发射器对以蓝色显示，居中的接收器对为红色。该封装基板是一个传统的4层基板，顶层有微带印制线，第二层和第三层是电源/接地，焊球在最后一层。这个一次预处理设计的优化可以满足基频数据速率下-15dB和一次谐波频率数据速率下-10dB的回波损耗规范。
& d+ R4 M7 M! d8 o$ W
! k3 d$ _* f2 M; H图1 一次预处理封装
@% H9 X8 u8 H 一个典型的键合线封装可以分成三个阻抗区；主要是感应键合线区、印制线路由传输线区和电容焊球/通孔区。9 k- [' y1 D; I7 ], c% I6 ~
单端和差分TDR响应
- _2 |7 |* Y% c% E6 R$ X; H 时域反射计(TDR)技术用来监控从芯片到PCB的信号遇到的阻抗。图2显示了作为一个单端信号，也可作为一个差分信号驱动的差分对中的每线TDR响应。图1中只有一个对用于TDR分析，而其他对接地，忽略串扰对TDR响应的影响。) h2 g d; ~6 S% |1 d
单端TDR曲线显示了主要电感、后面跟着一小段传输线的高阻抗键合线区互连结构，其后面是电容、低阻抗通孔和焊球区。由于在差分对键合线区有强大的相互感耦合，当相同的结构进行差分驱动时，电感键合线尖峰不太明显。由于差分设置的互电容增加了一倍，电容dip显着恶化。消除来自通孔/焊球区的额外电容是实现100Ω 差分阻抗的关键。图2 还显示了焊点区的电场(E-field)曲线，以及集中在焊点上的强电场。
" k: R; {8 q* r* \) u" T: S
3 m7 b* G7 b% i( ^0 e% Z图2 单端和差分TDR曲线 1 t6 i) u7 X$ F, T: w; `
9 d, m6 A' y U3 H) g9 B/ `, X0 O提高TDR 性能/ U% l) q4 y2 N5 _) b
图3显示了原来布局的变化(在焊点/通孔区)及其对差分TDR性能的影响。这些略大于焊点的孔是在焊点上的金属层Layout_2上实现的。原有布局的电容dip现在大约小到20Ω。另一个来自Layout_2的试图修改的部分是从松散耦合到紧耦合来改变通孔定位，如Layout_3所示。紧耦合通孔旨在提高差分对的串扰性能。它已在另一项研究中得到证明，串扰性能的改善微乎其微，这里不介绍这项研究的其他内容。Layout_3的粉色波形显示，由于额外两个通孔之间的电容耦合，电容dip略差。
: D: Y$ v E3 F2 {1 }5 C- v3 ]3 r+ _ Y3 Z* [) t
图3 三种布局的差分TDR响应
3 s8 y6 j+ X# C
) W3 T. T7 H6 @. ^% m, S 回波损耗性能的影响
. S6 e2 l" o9 A' } 图4显示了每次修改后回波损耗性能的影响。Layout_3原始布局的整体回波损耗最差。Layout_2 显示出最佳的整体回波损耗，它直接关系到其TDR性能。: o6 e+ p) W/ y
在5GHz下Layout_2的回波损耗为-16dB，而在10GHz下为-14dB，可以轻易满足基频为-15dB的规范，以及10Gbps SerDes接口一次谐波频率-10dB的规范。! I9 \& t; U- ?8 n# _1 c
# d. _# r7 @) _; x% p
图4 每次修改后回波损耗性能的影响
# c* p7 C3 f7 i- w8 k; n5 T' ^: Q! S1 S% i2 [# J I7 G
片芯焊点环布局的影响6 o$ Q. Y' f1 R
为了尽量减少对间串扰，理想的是用回波焊点隔开芯片上的每个差分对。当边缘速率在20-30ps级时，由于干扰源-受扰者串扰，可能严重恶化接收器性能，这一点至关重要。要保持通孔和焊球焊点区与Layout_2一致，图5给出了与芯片封装键合线连接相关的两个额外的封装布局变化。
3 f; \: H* V- ^2 t! X" `' g+ t2 ~
图5 片芯焊点环和键合线布局变化 $ A; @+ T" R: g6 T' C8 R
图6显示了三个布局的差分TDR和回波损耗性能。蓝色的Layout_2响应与前边的图一样。由于相对较小的间断电感，但其频域影响不变，Layout_4的TDR性能稍好。Layout_5 TDR响应显示，由于相对于其他两个布局的键合线，感应尖峰几乎为2倍。图6也显示了长键合线对回波损耗性能恶化的直接影响。
* r& |. |9 M4 [( d6 j* J( d. ?) O% S( d9 ? K+ J: _ ~
图6 由于 片芯焊点环和键合线布局的改变影响了TDR和回波损耗性能
1 u. j; g9 |" l, M8 E 本文小结
$ _% j) J+ }6 I( R6 c 本文解释了键合线封装中的两个主要不连续区；讨论了10Gbps数据速率范围优化键合线封装布局的快速技术；也显示了键合线长度对回波损耗性能恶化的影响。3 V1 ^( j4 Z: y9 I* Z4 \0 l
$ \& F3 W) o# m3 B) C转自：http://bbs.dzsc.com/space/viewspacepost.aspx?postid=89384 | 
/1 
发表于 2014-3-6 12:54
收藏
淘帖
支持！
反对！
发表于 2014-5-5 16:09
