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EDA365电子论坛网»电子社区 › 研发技术版块 › 信号完整性SI/PI仿真 › system SI 仿真LPDDR4,结果出来DQS采样沿不在DQ位置中间
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[Cadence Sigrity] system SI 仿真LPDDR4,结果出来DQS采样沿不在DQ位置中间

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tusili2022
  • TA的每日心情
    奋斗
    2023-8-7 15:10

    • 签到天数: 55 天

    [LV.5]常住居民I
    跳转到指定楼层
    1#
     楼主| 发表于 2024-11-7 15:30 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    system SI 仿真LPDDR4,结果出来DQS采样沿不在DQ位置中间，请教有大佬知道在哪里修改吗？/ m6 S; e& y+ }; u5 d2 P+ X; }

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    EDA365微信号及QQ群号！
    拾壹x

    该用户从未签到
    2#
    发表于 2024-11-7 17:53 | 只看该作者
    有截图吗，看着更清晰

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    悬崖孤鸠
  • TA的每日心情
    开心
    2025-5-9 15:55

    • 签到天数: 785 天

    [LV.10]以坛为家III
    3#
    发表于 2024-11-23 15:25 | 只看该作者
    tDQSoffset,这不是在set Timing budget配置的默认值吗?仿真完直接看仿真分析报告

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    sunfloweronly
  • TA的每日心情
    衰
    2025-1-3 15:22

    • 签到天数: 28 天

    [LV.4]偶尔看看III
    4#
    发表于 2024-12-26 16:32 | 只看该作者
    实测的DQS和DQ就是这样的呀。
    1 {$ @! D1 v: A

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