sigrity power SI-ERC-Trace Imp/Cpl/Ref Check仿真耦合阻抗

e1100 · 发表于 2024-6-3 14:36

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各位大佬，请教一下，sigrity power SI-ERC-Trace Imp/Cpl/Ref Check 仿真耦合阻抗时，如图箭头位置第二层参考地不完整，软件不报阻抗参考平面不完整，是哪里参数还需要设置？

Getaway · 发表于 2024-6-4 14:09

我也是刚开始学，也遇到这个问题

645071325 · 发表于 2024-8-4 23:08

这个信号有几个参考层，看下参考层结构，这里是不是不是参考你看到这个不连续的层。

e1100 · 发表于 2024-10-16 09:38

645071325 发表于 2024-8-4 23:087 G: ]0 G* |5 X0 t
这个信号有几个参考层，看下参考层结构，这里是不是不是参考你看到这个不连续的层。

siwave 是仿真出来的，sigrity不行

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[Cadence Sigrity] sigrity power SI-ERC-Trace Imp/Cpl/Ref Check仿真耦合阻抗