allegro package designer里怎么修改过孔网络呢

李萌翻 · 发表于 2023-8-7 19:33

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monarch_zen · 发表于 2023-8-7 21:35

插件

李萌翻 · 发表于 2023-8-8 09:37

monarch_zen 发表于 2023-8-7 21:35( ~: d+ N% E- X. g5 ?/ U# D4 ^$ U
插件

可以分享下吗？只找到PCB的skill

姽婳涟翩 · 发表于 2023-8-8 13:28

Derive assignment 用这个指令就可以

李萌翻 · 发表于 2023-8-8 14:41

姽婳涟翩发表于 2023-8-8 13:28
0 r; H! G' B8 x5 CDerive assignment 用这个指令就可以

命令找到了，具体怎么操作可以讲下吗？

姽婳涟翩 · 发表于 2023-8-8 17:47

点击这个命令然后框选就好了

李萌翻 · 发表于 2023-8-9 14:21

姽婳涟翩发表于 2023-8-8 17:47/ y7 m6 ]) o9 m' O. E* N
点击这个命令然后框选就好了

比如这个孔的网络是GND，我想改成DQ_63，怎么用这个命令修改呢？

姽婳涟翩 · 发表于 2023-8-9 17:35

李萌翻发表于 2023-8-9 14:21( M; [/ n) M/ ?0 ]1 j4 C
比如这个孔的网络是GND，我想改成DQ_63，怎么用这个命令修改呢？

首先要把所有VSS和via连接的地方删除特别是shape，然后via就会变成 dummy net，这样你直接把DDR DQ和via连一下就好了
一般发生你这样的情况都是刷新ball map导致的，这时候用Derive assignment就不太适用了

李萌翻 · 发表于 2023-8-10 09:57

姽婳涟翩发表于 2023-8-9 17:35
( V: t0 V9 d) N5 G: u h首先要把所有VSS和via连接的地方删除特别是shape，然后via就会变成 dummy net，这样你直接把DDR DQ和via ...

好的，了解了

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