用pspice设计的晶体管放大电路总是截止失真

itch · 发表于 2022-3-23 10:12

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Q2N2222，RB1是100k，RB2是51k，RC,RE,RL都是2k。出来的Vout总是上面被缩顶。

dsgh · 发表于 2022-3-23 10:32

晶体管的输出波形被限幅了，这主要是晶体管进入了饱和状态所造成的。可有两个原因：一是输入信号幅度过大，使得晶体管进入了饱和状态；二是负载电阻过大，使得晶体管在不大的输入信号幅度时就进入了饱和状态。可针对这些原因来进行处理。

oewqe · 发表于 2022-3-23 10:59

降低反馈电阻的阻值即可解决

mqerew · 发表于 2022-3-23 13:18

静态电流可能太大

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