PCB中，默认规则中，设为6MIL。由于有个芯片引脚间间距比较密（小于6MIL），如果采用默认的设计规则，DRC时，会显示报错。因而采用规则优先级，在COMPONENT中，对此元器件单独设置，间距设为5MIL / ?/ D2 d, J6 a 但再进行DRC时还会报错。不知道是什么原因？请各位说说个人的看法, s5 R" Q1 P @! R, y- H
注：此DRC虽然不影响最终的PCB生产，自己明白是由于引脚太密造成了，但这个问题不解决心里总不爽 ( H. x% I9 D' j8 ~8 O 还请各位说说个人的看法* f e3 p3 s- ]2 X7 e3 f# K
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发表于 2011-7-4 21:02
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