TA的每日心情 | 开心
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0 P! F% Q# y5 k0 |3 o0 G8 D SOC的正式定义是在单一芯片上构建一个系统，然而，近引入了多个晶粒在一个封装中，即SIP技术已经发展起来了。在SOC芯片中，核（Core）是在硅片级被整合的。在SIP中，同样的整合是在封装级发生的。随着SIP的出现，不同的IP（Intellectual Property）可以用在同一个封装内。实际上，在某些情况下，不同厂家的晶粒（die）也可以在一起使用。讲到这里我们必须引入一个“内核”的术语，所谓内核是指一个功能模块、电路模块或单独的IP。内核这个术语在传统的SOC芯片设计和测试领域已经使用很多年了，这个概念对于RF测试工程师来说有一点新，这主要是因为只是在近独立的RF芯片功能模块（如低噪声放大器，混频器等）才与数字或模拟功能模块放到同一个晶粒（die）中。RF内核放到SOC或SIP中这两种集成方法的主要不同是各自相应带来的成本好处，这些好处可以分别通过其内部使用核的函数表达，这两种集成方式的不同包括：其内核预期的良率和产品封装的成本。就像决定是去测试各个单独内核还是测试整个SIP，这也是各个独立内核良率的函数。考虑到这里，SIP的整体良率就变成下式：! B! s' A$ t/ J* b# n, @8 T
* F J: p0 y& n7 B5 W% @9 P
YSiP=Ycore1&TImes;Ycore2×…×YcoreN
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因此，可以非常明显的看到，在一个SIP中有越多的核，SIP的整体良率越依赖于其封装中各个单独核的良率。而且，只要有一个良率不好的核就会导致许多其它好的核和整个封装报废。然而，从正面来看，如果制造过程得到了很好的控制并且良率很高，等到所有的晶粒被封装成SIP时，那么测试的成本就会有非常大的减少，尤其当系统级的测试得以实现时。$ s& F, l# v9 p, r: p4 e2 }
2 J, l! a& V6 z, y8 U 设计工程师的新责任; f% _ e) G9 x" i- Y
6 |7 R6 H1 t4 C5 X" u8 X. X 在传统的数字测试领域，终测的算法通常是由芯片的设计人员提供的，而且经常把这些算法写入芯片中。通常，设计人员和测试工程师在整个产品的生命周期中都不会有合作机会。然而，随着芯片集成度的提高，很多事情都发生了改变，如设计人员和测试工程师就必须共同工作解决测试问题。例如，在RF领域，设计人员必须打破成规努力向前看，为新的生产测试方法规划策略和芯片架构。对于RF 、SOC和SIP，除了要考虑成本和管理的问题，还有一些其它的因素需要考虑。它们是：7 \) f0 t/ M" y, p" q5 X9 Q9 _1 T
& K# g/ M$ n0 g$ Y （1）如何利用RF内核的工程设计和分析工具（EDA）去处理测试成本问题。* P/ T9 u% B# ]. c3 l( [
+ L% T( x6 [5 p5 w. w （2）没计人员和测试工程师如何积极配合去创建一个具有成本优势的可测性设计（DFT）架构。0 e# i+ ?7 N: Y8 |# l& i' Z
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（3）如何与测试开发团队合作争取更快的产品上市时间。% t1 Z' j, n: N
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数字内核（Core）测试可以使用功能测试或结构测试的方法达到。在过去的几年中，在降低测试成本方面，EDA公司取得主要大的进步是在其工具中引入测试程序产生数据压缩和诊断能力。这些能力可以加速产品面市的时间，降低测试时间，利用低成本的测试机台，EDA公司在数字领域和模拟领域的内置自检技术（BIST）的竞争优势显著增加。但是，估计这样一个优势在RFBIST架构普遍应用之后的一段时间内就会消失，这就意味着RF内核可能成为SOC或SIP芯片中测试成本的部分。当前只有ATE公司在集成的RF内核方面可以提供一些形式的成本降低，另外并行测试的执行需要ATE机台的支持，并行测试是在芯片级进行的，它利用了SOC和SIP芯片内核整合的优点，把多颗芯片（Multi-site）并行测试的概念扩展到同一芯片的多内核（Muti-core）测试中，并行测试需要内核可以独立的访问和控制，这种独立性是可以由SIP芯片的RF内核物理隔离或SOC芯片在设计阶段使IP内核物理隔离达到。在SOC和SIP中，当RF内核可以单独测试或与其它内核并行测试时，它可以与其它测试时间相当的内核共享同样测试时间，从而降低整个测试时间。并行测试必须通过设计人员和测试工程师的合作才能达到。6 K3 u+ U1 m" w$ _; n( D
. t; H7 ^; F% ^+ ]7 w) S 在SIP中，当有—个物理隔离的晶粒（die），提供封装的连接并不会降低其访问和控制的独立性，因此并行测试应用并不会影响芯片的设计周期。测试工程师只需从设计人员处获得有限信息的就可以执行并行测试，如果说芯片的集成度提高和测试成本降低的需求使得设计人员和测试工程师在项目的早期就必须进行高层次的交流，那么，分离内核的并行测试和RFDFT成功应用就需要测试工程师和设计工程师更直接的交流了，只有通过这样的交流才能了解：并行测试方法对测试时间减少带来的好处以及产品上市时间对这些设计修改的要求。
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在SOC芯片出现之前，测试工程师通常被分配给一个芯片并且要求负责实现由设计人员或市场需求定义的所有的测试项目。对于多内核的SOC芯片，通常不期望一个测试工程师具备测试SOC中所有技术（如RF，混合信号，数字信号）的能力，更不期望一个工程师的努力就能够达到产品面市的时间。现在，通常由多个工程师在一起合作测试一个芯片，通过他们不同的测试程序的整合来应用到的晶片或封装测试中，这种在测试领域新的组织结构使得ATE能够提供平滑的测试整合。
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发表于 2021-4-25 17:52
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