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本帖最后由 dreams5678 于 2020-12-22 14:16 编辑
7 A |9 M/ i* A, @7 G: e9 v5 P9 ?
& O0 b/ c- g8 ` ]; {DSP上电复位配置什么？
1 I; x+ V. p, C: E! X8 v DSP的大、小端，自启动（boot）模式，PCIe模式，网络协处理器时钟选择需要在上电复位的时候选择，怎么选择？2 q* k0 d7 V7 h8 _ G$ N, ?1 b8 Y
依靠上电时候锁定DSP Device Configuration pins（设备配置管脚）的逻辑电平。 _- ^* B5 a% a1 H1 j u% y \
配置管脚的逻辑电平怎么设置？
! ^' T; B. Z, A# z 一般采用两种方式：
# |3 T9 k; C! C7 ?- V3 _ 第一种是把DSP的配置管脚全部和FPGA的IO连接，由FPGA上电控制（文末附FPGA复位DSP程序）
- N0 |- K; M7 o( e6 a 第二种是通过外部上拉/下拉电阻。: g K/ ~+ y5 y+ ~
提示：) H5 S' |0 d/ x! o
合理的板载设计应该确保所有的设备输入引脚都在一个有效电平而不能悬空，可以通过上拉/下拉电阻实现，当然可以内部上拉或外部上拉。& s$ O3 }1 X0 S+ t9 }; l& c Y
设备通过评估需求，一般内部实现上拉/下拉。但是一些管脚需要外部上拉/下拉。
/ `2 f7 p2 s/ ] （1） 设备配置管脚：这些管脚同时需要输出（C6678的配置管脚和GPIO是公用管脚）且没有驱动（高阻态），即使内部上拉/下拉电阻也许满足需求电平，
8 n* m! h* U- o 但是外部上拉/下拉也是必须，目的是为了确保配置有效，也方便切换模式。
6 n1 v7 G* B4 h' r （2） 其他输入管脚：如果内部上拉/下拉没有满足需求电平，则需要外部上拉/下拉。 |
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发表于 2020-12-22 14:14
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