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[HyperLynx] Hyperlynx:使用上的一些问题?

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1#
发表于 2009-4-24 15:46 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 anjingcoward 于 2009-4-24 15:53 编辑 1 N1 h  H3 }! o% p2 F5 F
7 c) V( ~! m0 Q$ n
最近在学习Hyperlynx软件,遇到一些可能很简单的问题,
2 |  x* m3 f* E, G可我弄不懂啊,希望路过的高人稍微指点下!具体见附件!FPGA设计网论坛 专业FPGA设计论坛" i$ s! @2 T6 s5 P- W. \
0 M, r6 E& ~( h( N% ]$ P9 h2 x6 v: ^
$ d9 [7 B2 t0 T* u% Z4 I, ^/ q7 r谢谢!!!

Hyperlynx1.jpg (151.59 KB, 下载次数: 7)

Hyperlynx1.jpg

Hyperlynx2.jpg (149.56 KB, 下载次数: 7)

Hyperlynx2.jpg

Hyperlynx.jpg (63.41 KB, 下载次数: 6)

Hyperlynx.jpg

clip_image002.jpg (31.82 KB, 下载次数: 6)

clip_image002.jpg

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2#
发表于 2009-4-24 23:14 | 只看该作者
图一:引脚名称
' Z3 v4 @: e3 F; T图二:频率可以自定义,参考datasheet,你提到的带宽什么意思?虚拟示波器不用考虑带宽, _1 l  Z/ d( v7 D* E$ I, ^, s
图三:没明白你的意思% }0 {9 U0 B% l6 T
图四:仔细看下英文,没有玩过protel,不懂

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3#
 楼主| 发表于 2009-4-25 09:12 | 只看该作者
TO forevercgh版主:
* ~% L3 B* J* T4 {- M: o1 [% A, J4 w图一:那个QB不是在Signal栏里面吗?
2 P  v: s! z, A8 W      对应最右侧的带有芯片Log标志的那一栏也是signal项被选择,不是pin啊?8 E1 \& j0 Z8 f2 @& P
图二:U1不是代表IC吗?那每个芯片是不是都有个工作频率带宽呢?, P* L2 m' C# L' s
      我的问题就是:133M是基频激励吗?
" f' E( P" H1 y  w2 e      考虑到IC有相应的带宽,所以这块频率不是随便乱300、500等乱输入的吧?输入原则是什么?, b4 @7 |$ s8 l& C2 ]* P
图三:Hyperlynx的Boardsim不是有两种分析方式吗,针对串扰而言,无论哪一种方式,
8 U- h" B) M+ S0 t5 Y  k" r! O      我们在做仿真的  时候都要指定串扰阈值,比如都用40mV吧,
  q4 a) X% I+ N! y( G: c$ y7 |      我的问题就是:当我用“快速分析”的时候,在Report中,很容易看到有哪条net是victim,
" ^: P, [0 o3 `; K                    哪条是 aggressor,也即是说串扰被软件检查出来了,
9 p! `- e9 m! P$ O% y                可是在“详细分析”的时候,被分析的net的Report中,无论阈值设定40mV
9 o3 Q2 O) {: q# h0 [" w  A7 p: d                              或者更低,在Crosstalk那栏中,总是写着NA,这是怎么回事啊?% p* m1 o  f% O  @' n
                    好像串扰没被分析一样?5 G' Z* D, B! h0 C- _
图四:当把Protel做的PCB导入Hyperlynx时:/ l/ Q) o/ y  z- `2 r0 ]
         弹出warning:说没有Plane layer,让在Stackup中设置一个Plane layer,那这个层随便设置吗?

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4#
发表于 2009-4-25 21:08 | 只看该作者
图一:signal就是pin,你用datasheet对照ibis model就清楚了; r/ F( L- j$ |  \+ d  r8 e, Z8 a
图二:U1就是实际IC的等效,你使用的IC支持什么样的频率就设置什么。如果133M是选型的IC支持的频率,那么你设置的133M就是基频。
# A/ F+ G! O7 S$ k, C) F图三:NA没遇到过,maybe你的设置有问题
  `; o) p' u7 w# Q图四:这个牵涉到层叠设计,你可以问下PCB工程师

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5#
发表于 2009-4-25 21:29 | 只看该作者
设置叠层是不是因为你导入的PCB和你HYPERLYNX中的层数不一样

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6#
 楼主| 发表于 2009-4-27 09:04 | 只看该作者
TO forevercgh :
8 |/ y2 ]7 k# Q. e" E, g图三:我按照教程DEMO.HYP来做的啊,在“详细分析”的时候,4 O$ c) q3 t; N7 a" Q( o- q( D4 V
   Crosstalk项就是写着NA的,forevercgh 版主可否简单运行下那个例子,看看Report呢?$ L  p; T% G: R5 l; l, I" I
TO xhymsg:2 `# p) ?4 ^0 A5 h2 ?$ w7 B
图四:你的意思是说,Hyperlynx默认的叠层数量和外导入的PCB层数不同所导致的吗?

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7#
 楼主| 发表于 2009-4-27 09:19 | 只看该作者
请问楼上的二位:
! j+ b- Y/ v0 F    谁有将实际PCB导入Hyperlynx的教程?
) s: n, q9 U5 {2 E+ Q* z4 V    能共享下吗?

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8#
发表于 2009-4-27 09:31 | 只看该作者
叠层设置出问题是因为:你的电源层和地层定义错误,不应设置成NO PLANE,应该设置为CAME PLANE.你改下试试看,可以在HYPERLYNX  的STACKUP里进行设置,也可以在PCB里LAYER SETUP中进行设置。

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9#
 楼主| 发表于 2009-4-27 09:56 | 只看该作者
TO dsy198677:: Q) B$ Z: S  o; ]  \; s) T( s' q) O
    came plane是什么意思啊?
& V0 ~8 I- O- J    另外请见图:

Snap1.jpg (129.76 KB, 下载次数: 4)

Snap1.jpg

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10#
发表于 2009-4-27 18:15 | 只看该作者
6# anjingcoward
; K' L0 f/ k+ n, n惭愧,我也没有实际导入过,但是推测是这个原因,就是你PCB的实际层数和你的STACKUP中设置能否对应起来。

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11#
发表于 2009-4-27 20:26 | 只看该作者
cam plane就是平面层,通常设置为power或ground。
' p! o1 v% g3 M8 N3 P请楼主弄清楚几个问题,然后潜心研究SI
6 b/ e: b  e. N% W) d1.什么是特征阻抗' \8 e) g% I+ a% P: e' e
2.参考平面用途
1 H0 R- m& @( N) M! K- X3.PCB的层叠设置的原则和原因
0 E' y  X8 V1 l4 V4.什么样的板级走线要考虑SI

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12#
 楼主| 发表于 2009-4-30 08:56 | 只看该作者
对于第一和第二个问题,还知道一点) ~0 ~2 H# T3 a  y/ Y; b; [" l
至于:
' e5 X( X+ F* H# E3.PCB的层叠设置的原则和原因
5 R7 t) u3 s! s) Y" ]. e1 e% |4.什么样的板级走线要考虑SI
9 a: F/ X) o, |9 F8 _8 M请问:forevercgh 版主,我应该看那些资料呢?

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13#
发表于 2009-4-30 09:07 | 只看该作者
本帖最后由 forevercgh 于 2009-4-30 09:09 编辑 & D" i) B5 W# {; ~) c0 ]) @$ {( ?* T
) r' |* P! t' f, z# G3 b
Howard Johnson, Martin Graham. 《High-Speed Digital Design》
1 B% ^* f, V! d! i" C5 J5 T国内也有中译本  《高速数字设计》% f, j; Q) B4 G  ~+ ^
E文比较nice的看原版的,翻译后的某些用词会让人很晦涩。
$ H  z8 C: m! Q. |, G. P$ E( u' s% v$ x: }1 G
PS:如果是要搞SI研究的,PCB layout的实际工程经验是必备基础条件。

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14#
 楼主| 发表于 2009-4-30 15:33 | 只看该作者
谢谢版主的回复,我去找找资料!
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