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[HyperLynx] Hyperlynx:使用上的一些问题?

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1#
发表于 2009-4-24 15:46 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 anjingcoward 于 2009-4-24 15:53 编辑
! E) v8 k" a2 H* L5 Q' N5 P& ^5 w( j( _3 }" Z1 b
最近在学习Hyperlynx软件,遇到一些可能很简单的问题,! H, R" r0 s5 G9 j' O! d  ~
可我弄不懂啊,希望路过的高人稍微指点下!具体见附件!FPGA设计网论坛 专业FPGA设计论坛" i$ s! @2 T6 s5 P- W. \
+ }0 y; E% j" v7 N* I) ~. I% ]$ P9 h2 x6 v: ^) |8 R. j4 t/ K! b% u+ H
谢谢!!!

Hyperlynx1.jpg (151.59 KB, 下载次数: 8)

Hyperlynx1.jpg

Hyperlynx2.jpg (149.56 KB, 下载次数: 8)

Hyperlynx2.jpg

Hyperlynx.jpg (63.41 KB, 下载次数: 7)

Hyperlynx.jpg

clip_image002.jpg (31.82 KB, 下载次数: 7)

clip_image002.jpg

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2#
发表于 2009-4-24 23:14 | 只看该作者
图一:引脚名称  g9 u- q7 o5 ~! U' F+ s7 ~
图二:频率可以自定义,参考datasheet,你提到的带宽什么意思?虚拟示波器不用考虑带宽
3 j# n' W) m$ M% |% j图三:没明白你的意思5 k* n2 r! g0 R* g# V
图四:仔细看下英文,没有玩过protel,不懂

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3#
 楼主| 发表于 2009-4-25 09:12 | 只看该作者
TO forevercgh版主:
! U9 b  G- e) p) D图一:那个QB不是在Signal栏里面吗?
: r* t, K6 B  O& Y2 S6 f7 d2 K# z/ G      对应最右侧的带有芯片Log标志的那一栏也是signal项被选择,不是pin啊?
  k. ^  C" N4 S) T* q4 v0 `' L图二:U1不是代表IC吗?那每个芯片是不是都有个工作频率带宽呢?
2 k7 }; P2 y- c6 `1 f+ l      我的问题就是:133M是基频激励吗?
% ?4 i* V- ]# q      考虑到IC有相应的带宽,所以这块频率不是随便乱300、500等乱输入的吧?输入原则是什么?
* m- C) ^! f7 ~9 p/ q  n图三:Hyperlynx的Boardsim不是有两种分析方式吗,针对串扰而言,无论哪一种方式,# Z1 `9 ~# B8 T. ]  ^, x" u
      我们在做仿真的  时候都要指定串扰阈值,比如都用40mV吧,# V: n, h7 J( t* ?' x* g5 u
      我的问题就是:当我用“快速分析”的时候,在Report中,很容易看到有哪条net是victim,, E/ W7 G: J: G' H/ F4 j7 i( a
                    哪条是 aggressor,也即是说串扰被软件检查出来了,! ]- K, S: w& x  N2 f: _2 S
                可是在“详细分析”的时候,被分析的net的Report中,无论阈值设定40mV
: y* i7 |8 W! I% j  Z3 e5 ?                              或者更低,在Crosstalk那栏中,总是写着NA,这是怎么回事啊?
# t( n" g2 B1 G; R! s( G$ ~  M) p                    好像串扰没被分析一样?1 b( r6 o- E- t0 _5 V- K' A6 I
图四:当把Protel做的PCB导入Hyperlynx时:
: C( L/ j- x- E; Z/ H6 l( M         弹出warning:说没有Plane layer,让在Stackup中设置一个Plane layer,那这个层随便设置吗?

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4#
发表于 2009-4-25 21:08 | 只看该作者
图一:signal就是pin,你用datasheet对照ibis model就清楚了
+ i' p% y9 U- C/ g; ^- j图二:U1就是实际IC的等效,你使用的IC支持什么样的频率就设置什么。如果133M是选型的IC支持的频率,那么你设置的133M就是基频。
, h# W8 T0 U" k: f" Y1 W6 [" @8 |, D# F图三:NA没遇到过,maybe你的设置有问题3 {* U- H% v+ G8 z' P+ p
图四:这个牵涉到层叠设计,你可以问下PCB工程师

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5#
发表于 2009-4-25 21:29 | 只看该作者
设置叠层是不是因为你导入的PCB和你HYPERLYNX中的层数不一样

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6#
 楼主| 发表于 2009-4-27 09:04 | 只看该作者
TO forevercgh :
  F# Z* u: ?6 B6 @图三:我按照教程DEMO.HYP来做的啊,在“详细分析”的时候,
- V4 F% ]6 K. \; g   Crosstalk项就是写着NA的,forevercgh 版主可否简单运行下那个例子,看看Report呢?) q9 V: L6 `4 p; `  [
TO xhymsg:; x4 g4 N9 l8 r
图四:你的意思是说,Hyperlynx默认的叠层数量和外导入的PCB层数不同所导致的吗?

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7#
 楼主| 发表于 2009-4-27 09:19 | 只看该作者
请问楼上的二位:
1 ~* m1 o+ T3 \7 K" j8 g$ z; O    谁有将实际PCB导入Hyperlynx的教程?
1 e; @  P" V2 I9 f6 r    能共享下吗?

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8#
发表于 2009-4-27 09:31 | 只看该作者
叠层设置出问题是因为:你的电源层和地层定义错误,不应设置成NO PLANE,应该设置为CAME PLANE.你改下试试看,可以在HYPERLYNX  的STACKUP里进行设置,也可以在PCB里LAYER SETUP中进行设置。

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9#
 楼主| 发表于 2009-4-27 09:56 | 只看该作者
TO dsy198677:
* R7 V$ u) O) ^0 ~    came plane是什么意思啊?
- U! ~* Z0 [  i1 |* c# a    另外请见图:

Snap1.jpg (129.76 KB, 下载次数: 5)

Snap1.jpg

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10#
发表于 2009-4-27 18:15 | 只看该作者
6# anjingcoward : x! W  l( R) [' L& ~5 ]
惭愧,我也没有实际导入过,但是推测是这个原因,就是你PCB的实际层数和你的STACKUP中设置能否对应起来。

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11#
发表于 2009-4-27 20:26 | 只看该作者
cam plane就是平面层,通常设置为power或ground。8 x8 p1 T7 n8 }
请楼主弄清楚几个问题,然后潜心研究SI
$ B) q8 |0 y  D$ N, U, Q5 G1.什么是特征阻抗
3 y3 ~* e  {5 m0 _4 Z: b0 v% f" Z9 |4 R2.参考平面用途6 Z% I7 g) ]/ ?; N
3.PCB的层叠设置的原则和原因' h5 I! I+ a' O! H8 [
4.什么样的板级走线要考虑SI

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12#
 楼主| 发表于 2009-4-30 08:56 | 只看该作者
对于第一和第二个问题,还知道一点2 u  v$ J4 `" l3 Z
至于:" Z- f" Q9 ?' s+ b1 [3 _& M
3.PCB的层叠设置的原则和原因7 D; J2 \  W' m1 M1 p7 F
4.什么样的板级走线要考虑SI& u& z5 R& B1 \( |+ |! R
请问:forevercgh 版主,我应该看那些资料呢?

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13#
发表于 2009-4-30 09:07 | 只看该作者
本帖最后由 forevercgh 于 2009-4-30 09:09 编辑
8 _9 o2 ?. n( z6 A* Q$ q8 y5 P! t) p; k. R
Howard Johnson, Martin Graham. 《High-Speed Digital Design》
( C1 Y* v6 r1 }4 ~% ~$ A国内也有中译本  《高速数字设计》
, i1 ~- m# x; t7 z  Q, jE文比较nice的看原版的,翻译后的某些用词会让人很晦涩。  M1 j" C/ z- R/ w

: D: [# {* o4 z9 @! _* K& g) m. cPS:如果是要搞SI研究的,PCB layout的实际工程经验是必备基础条件。

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14#
 楼主| 发表于 2009-4-30 15:33 | 只看该作者
谢谢版主的回复,我去找找资料!
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