我就根据自己的认识来做一下
) K' i0 a6 g" m. x( [9 B3 A1 PCB的阻抗怎么控制
/ y1 l' S. ~. G% I+ u( A  跟阻抗有关的参数有：铜箔的厚度，走线的宽度，板子的介电参数，参考层的高度，如果是共面波模型还跟参考面的间距有关系。控制阻抗就要确保这些精度。另外在制造或者其他的因素下造成的阻抗不连续，可以使用串接电阻来吸收反射。

6 u' I, I* Y, l8 B: f5 _7 v$ f2 信号线的传输速率是多少？
  Q$ r2 a$ S9 r6 V   这个不知道考的啥？我知道信号的传输速度是接近光速。不同的信号，传输的速率是不一样的。
. F9 \5 w. V8 B& t* r1 _
& E$ t1 q( H+ e( _- ~# I3 CMOS器件输入管脚在电路中要如何处理？为什么？
   需要在输入管脚串电阻或者并联电容，因为CMOS的输入端阻抗很高，对静电很敏感
4 ^- r' G5 M. M5 D8 E  G9 P% P
4 TTL电路不能直接驱动CMOS电路的原因是什么？
   电压不匹配，TTL的H>=2.4V,L=<0.4V    CMOS的H>=0.8*VCC，L<=0.1*VCC

5 较长的时钟信号要走带状线的原因是什么？
   带状线指两边都有参考平面的传输线,这个是定义。周期性的时钟线具有很强的辐射能力，当走线长了之后，更容易辐射。所以走成带状线那么可以减少辐射。
' Z0 q  o; n' ~  [+ m" a
3 J) D2 X) ^9 [% H2 E( A6  四片DDR2顶底对贴布局需要注意哪些方面？试讲出其中六点。
    没有弄过，不敢发表意见。

7  ODT信号有什么作用？layout应如何处理？
    ODT信号用来开启ODT功能，主IC的是输出，DDR2的是输入。由于是控制线，跟其他的控制线等长。

8  VTT和VREF是否能共用？为什么？
    不能，电流大小不一样。两个电压都是一样，但是VTT是给终结电阻供电的，电流比较大，干扰也比较大。而VREF是给参考电压用的，电流很小，电压的精度要求高。最好分开。

剩下两个都不知道。
, w, f% n2 c4 \# n' {   
8 W5 }- y9 ?6 ^( g: E& q+ p% H

   
) G$ j$ Y7 ~5 w2 L6 s8 R
# ~/ z- j  q3 j$ t, P

1，pcb上的阻抗怎么控制？
( \3 O/ Y9 v1 _SI9000计算一次就全知道，楼上的基本都正确，还需要考虑微带线的表面绿油和是否包地。
$ y7 r. Q+ R! e: \- L: }$ D: j2，信号线的传输速率是多少？
9 T+ ~8 t  H6 E公式： Er^0.5*光速。
3，CMOS器件输入管脚在电路中要如何处理？为什么？
接上拉或者下拉电阻，输入高阻，同时需要旁路电容。注意栓锁问题和静电防护。
4，TTL电路不能直接驱动CMOS电路的原因是什么？
. A, |9 c8 F6 b: Z! V. Z) qTTL跟CMOS定义高低电平不同，其容错能力不同。另外，TTL是固定的高低阈值，CMOS根据VCC的不同，高低阈值不同。
5，较长的时钟信号要走带状线的原因是什么？
主要是EMI，CLK信号是强干扰源。正解是源端预留滤波电路，然后直接过孔走带状线。
& X5 h3 Q9 j# _1 {+ L+ @4 H6，四片DDR2顶底对贴布局需要注意哪些方面？试讲出其中六点。
) C5 O/ f* p# a* {$ b/ F! k7 B首先拓扑形式：改良性T形走线。中间要T点，两两菊花链，对称
1 i" k+ W, U* g% |" y$ x; I" W末端匹配靠近两两中间的T点，时钟匹配靠近DDR
3 J# l9 @) W% Y) ?# A  @两两的STUB等长，公用部分要大于分支，最好能2倍以上。
其实最好走菊花链和FLY-BY，但是和SOC厂商沟通，很多SOC在对DDR的读写的时候不支持FLY-BY模式。
7 r3 r6 Y* U- G! e. H
, f: j: N5 Y9 v/ A5 F( s" P6 n7，ODT信号有什么作用？layout应如何处理？
, z- R$ n4 T' xODT：1，相当于一个末端匹配  2，给数据线数据传输的时候提供瞬间电流（这里的电流分正负） 3，减少DV、DT的大小，从而达到调整内存颗粒的CL等参数。等长，尽量短。
) c4 U) p. S+ L" z5 }# h8，VTT和VREF是否能共用？为什么？
不可以。VTT是上拉电源，在DDR读写数据的时候，其瞬间电流的突变严重从而导致VTT上有很大的纹波。        而VREF是电子开关的参考电平，要求相当高，尽量做到1%的误差。所以要远离。并有隔离器件。
8 p. L: Q7 t$ @+ ]3 V9，DDR3的最高工作频率是多少？
    3G。这玩意是一直突破的。车载很少超过1033，PAD等很少超过1600，只有那种台式内存条会做到很高。
+ ~& D$ U0 |+ E1 W  W10，多片DDR3为什么优先走fly-by拓扑？
9 M1 D. l& M. c这个需要从FLY-BY的拓扑定义上来：FLY-BY首先STUB很短，很多甚至是在焊盘上直接打孔，保证其信号的阻抗、分支长度、外部干扰的一致性；然后能保证同一DDR上所有地址、时钟、控制信号线都能做到严格等长，所有信号的延迟都一致；最后只有FLY-BY的拓扑形式才能挂到8片DDR。
  i3 ]+ d7 f" {2 h& ]/ A: W
# {( t# E0 ^9 [" n) `& t
这东西不是单纯的PCB工程师了，很多都需要根据SI和PI的知识。我的回答也只能代表自身的一些理解，很多也只是一知半解，涉及的东西太多了。
0 O" M8 {) N- }: f5 X同时请大神指正。

尝试着答一答。
& S! l$ C2 @) m5 D$ n" t$ \5 v0 _1，pcb上的阻抗怎么控制？
阻抗受很多因素影响，单端线受线宽、介电参数、叠层厚度影响（我们一般给制版厂算，然后我们遵守），差分还受线距影响。
. a& z5 E" P4 [* I2，信号线的传输速率是多少？
我们一般估计是6inch/ns 。但是不同介电常数的速度不一样、微带线比带状线快。
3，CMOS器件输入管脚在电路中要如何处理？为什么？
  D( V8 n* s& ?; O& A我印象中好像没有专门因为是CMOS器件而作处理。输入处理主要考虑电平标准和信号边缘。
$ ?' }/ i, L( H+ I4，TTL电路不能直接驱动CMOS电路的原因是什么？
基本没用过TTL电平的器件。8楼说电平标准不一样，但是CMOS也有不同的电平标准。接信号前还是得确认输入电压电流是否正确。
5，较长的时钟信号要走带状线的原因是什么？
除8楼的原因外，我觉得应该还有时钟是重要敏感信号，怕外部干扰。另外近期刚看到，带状线的远端串扰近似为0（《信号完整性揭秘-于博士SI设计手记》于争）。我想这也是个优势。
6，四片DDR2顶底对贴布局需要注意哪些方面？试讲出其中六点。
没有布过。只布过单层的。
8 W' }. @! r$ U: s5 H$ Q) p4 |& a+ N7，ODT信号有什么作用？layout应如何处理？)
片上端接选择。在双向数据线中用（个人理解因为是双向，所以有时候需要端接有时候不需要）。
( J" S, g, C$ D6 z- }layout要求如8楼。
8，VTT和VREF是否能共用？为什么？
不能共用，VREF是参考电压，VTT是端接电压。VTT电压在内存操作的过程中会有很大噪声。
9，DDR3的最高工作频率是多少？
2000MHz(百度百科）
10，多片DDR3为什么优先走fly-by拓扑？
& o5 P6 K  ^, g, R' {/ g2 Hfly-by如菊花链，减少分叉长度。个人理解分支很短的话类似集总线了。前面的芯片对后面的芯片影响小（肯定还是有影响的），后面的芯片对前面的影响大。

* u* R! U/ {1 ~5 e# _  ?有不对的话请版主赐教。

顶起来，等答案

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刷答案，大师快点啦！

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/ Z) y$ X* a% E一道也不会，

看看吧，嘿嘿，遥远哦

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说好的答案呢，大师

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    有这么难吗？

工作这么多年了感觉自己弱爆了。

一道题也不会，要好好学习