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贡献DDR3的相关设计规范文档一份

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這侽孓譙悴丶

发布时间: 2014-2-24 22:29

正文摘要:

replyreload += ',' + 789688; 本帖最后由這侽孓譙悴丶于 2020-12-11 16:45 编辑 - Z; M) |0 t' D: H* N; M9 b- w 7 X3 G: ^6 o& V, H$ S7 Z 个人总结，如有写的不好之处望请见谅。欢迎提出建议，共同学习！ * ...

tt4661391 发表于 2021-7-16 14:59

仔细看了。非常棒。就是我平时设置的时候遇到一个问题。就是等长值的设定呀。当我设定的值是0:5mil的时候，最后出来的结构往往是最长的线和最短的线中间差了10MIL的间距。这个就尴尬了。导致不通过。就有没有避免这种情况出现的设置呢？

這侽孓譙悴丶 发表于 2014-5-1 02:00

本帖最后由這侽孓譙悴丶于 2014-5-1 02:02 编辑

zouwh512 发表于 2014-4-30 14:43
7 d6 R" d9 y* e0 v7 K4 H8 X0 F9 d看了您的资料，觉得写得很接近实际，应该是实际做过设计，要不然不可能这么接地气。另外想交个朋友，

恩，平时的DDR都是按这个标准做的，除非客户有自己另外的的要求。那个资料是做过之后总结的。可以啊！

Dcpc109353191 发表于 2025-11-24 17:48

666

hucy12 发表于 2025-8-21 16:48

感写分享，学习学习

cyx13579 发表于 2025-8-14 15:51

66666666666

papaya0136 发表于 2025-7-24 17:38

我来学习学习

Dc2025042710a 发表于 2025-7-11 15:46

先顶后下是个好习惯。

PCB梵高 发表于 2025-7-2 14:13

非常感谢分享

Dc2025042768a 发表于 2025-6-13 22:50

顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶

Dc2024081667h 发表于 2025-6-1 12:06

djfkdaldfjalsjflasdf

blueicegmb 发表于 2025-6-1 00:39

感谢分享~~

pcb设计worker 发表于 2025-4-2 16:44

学习

Dc2025031240a 发表于 2025-3-12 15:49

你好

“来自电巢APP”

jinshan010 发表于 2024-11-9 21:34

kkkkkkkkkkkkkkkk

Dc2023050733a 发表于 2024-11-8 20:14

DDR地址线分组需不需要同组同层？

“来自电巢APP”

jonechao 发表于 2024-9-25 16:33

学习

QIQIQIQAQ灬 发表于 2024-8-15 13:28

学习学习

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