SIWAVE仿真封装长bump错误

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发布时间: 2024-3-18 16:33

如图，封装仿真需要在Layer1和RDL之间长bump；在cadence package designer中BUMP是个器件，它在RDL层和Layer1层都有名为BUMP的的PAD存在（该PAD没有连接Layer1和RDL层，俯视图重叠）；现在我在siwave中设置solder ba ...

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Dc2024031911a 发表于 2024-4-12 14:26

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SIPI明同学 发表于 2024-3-30 23:06

需要保留RDL层的话，建议去3dlayout里面设置。2PI+RDL模型用SIWAVE建模是有点问题。

bingshuihuo 发表于 2024-3-27 08:13

bingshuihuo 发表于 2024-3-25 09:042 E, m) P9 Q( ]- |4 ^0 \# z& B
增加ball 方向反了

赞！！！！！！！！！！！！

bingshuihuo 发表于 2024-3-25 09:04

hhh虎次郎发表于 2024-3-18 17:00

增加ball 方向反了

赞！！！！！！！！！！！！详情回复发表于 2024-3-27 08:13

没反，如果我反过来，ball就会从L1往下长，L1和RDL之间还是断路的；最后分析下，这是因为器件在L1和RDL都有焊盘造成的，把RDL层的东西全部删掉，ball就能从L1往上长了；发表于 2024-3-25 09:51

tencome 发表于 2024-3-22 22:57

看看 die 导入package designer的时候是不是用FLIPCHIP模式导入的

tencome 发表于 2024-3-21 19:06

DIE 不是Flipchip 模式导入的APD?

导入ANSYS的时候没有这个选项啊，flipchip只能在器件模型里面设置，设置完之后还是这样；发表于 2024-3-22 09:46

apricot 发表于 2024-3-19 13:55

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