# M4 F% q" Z5 V/ U4 r; H7 D
  \% E& x. D& N1 T0 `. G0 A/ P我是版主jimmy的徒弟，这是我对你的"新建文件夹"中1.pcb板子的评审！

: Z3 m0 ?: H! k) z8 _0 a
* R! J) \0 P% D' w* b1 ^- p

20140218.rar (158.15 KB, 下载次数: 344)

2014-2-18 15:10 上传

点击文件名下载附件
下载积分: 威望 -5

，pads9.3画的

' Y& i, S( X/ n1 l; j, ^4 o

amwjlje 发表于 2013-12-23 21:35
" R8 o0 a, I7 K1 ]文件之后上传了    大家来看看     找些错误吧

. N8 \+ W8 C9 {- O! T1 C
看了下，整体画的还算可以，下面是我个人的意见，有些问题，我只截了一个地方，其它地方还有很多

6 |. v) B2 @# i8 p- L/ x
; `2 t: x* Q. |7 R# Y; u. N请哪个有空的帮忙评审下这个pcb好吗？
9 ^' a6 t; J$ u; S
没有答复哦？？？

本人新手，以前一直画2层板。现在想学习下468层的。
找了个简单的排线来画四层板。因空间有限，三层有走线。
5 G+ e. W/ ^. o求各位指点下。
另外：请教下power怎么区分 （5、3.3、1.8） ；GND如何保持完整性？（AGND DGND  GND怎么分区）

jimmy 发表于 2012-8-22 11:54

" r; q7 U0 u) W& Z  O* f
' V  H0 G. j- }非常感谢jimmy大师这么快就回复我了{:soso_e113:} ，看了你的评审我有几个问题想问
# u( Y9 {* O; ?: Z1 M. k  G1、您的第一个和第二个回复是不是有点茅盾？我是应该把REF模块放在中间还是靠近源端呢？
2、3W原则我也想满足但有时空间实在有限就只能妥协了。
3、你说的差分对走线没有按规则走线这里我知道，这是为了达到等长的要求才这样处理的，如果两条线完全等距就没法满足等长要求了。
& b+ U1 X3 I, q4、另外我最想问的就是关于数据线、地址线、时钟线的等长关系，数据线是组内等长他和时钟线地址线没有等长关系吧？而地址线是走T型拓扑从结点到两颗内存的距离也是等长的，是这样吧？剩下就是时钟线了，我现在就是不确定他要和数据线等长还是地址线等长，还请jimmy帮我解惑。
5、至于平面层被过孔分割太厉害也挺头痛的，地方就这么大又少不了要打这么多孔，真不知如何是好呀，不过还好没有割断的地方应该问题不大吧？
以上疑问还请jimmy大师在有空的时候回复一下。谢谢！

( R4 i/ f' M4 A; Q! @
jimmy回复：

: s, y- H; d, p( P6 f$ \* i1，ref电源模块放在两片DDR的中间，供电不会一头近，一头远。

  O/ y$ ^. S6 U1 Z! ^- s, p2，3W必须满足

3，差分对必须满足差分走线规则

4，数据线自己等长。地址，控制和时钟等长，都走T形。数据与时钟线不用等长，长度不要超过1000mil就行。
) Z' Y; \  [( h4 m7 Y" a
# j; P" y  M" C* d% o$ y( a5，参考平面必须要完整，并且DDR2的线不能跨电源分割。跨分割会引起信号完整性问题。

9 }; X, i; `* e5 r% {打孔的时候注意孔与孔之间的间距。

lwf19861111 发表于 2012-7-26 14:29
/ s6 y( n; ]: E+ R8 E& L9 Y对于9根同层我想问一下是什么意思，因为我处理器是放top的，ddr是放bottom的，那走线必定会穿过层，能帮我 ...

3 N9 R5 U" `. g9根同层是指你所谓的9根信号要走在同一层，不管你IC是放哪一层的，如果走BOT9根就全部走BOT，即使是穿过层，也要同组的一起穿，也就是9根一起穿
; E0 s5 D1 ?7 I) b' v$ d. j8 r
+ J7 {6 G( U6 [+ o/ d/ e6 k另外3W原则是只信号线的线与线的间距要达到3倍的线宽，从线的中心与中心，线边缘与边缘是2W

YUANHUI217 发表于 2012-8-22 15:19
非常感谢jimmy大师这么快就回复我了{:soso_e113:} ，看了你的评审我有几个问题想问
5 {% W: t1 F! u3 T/ g& ^1、您的第一个和第 ...

jimmy大师有个疑问，如果时钟和地址等长的话，那时钟线就得绕很长（因为地址线一般都比较长），时钟线一般有规定其最大长度！
/ q# Z  i7 I2 L

看后深有收获，多谢大神！！！！

不错，学习了，谢谢

好好看看的

:):):):):):)

yimiyangguang 发表于 2012-6-28 22:20
. a" x6 W% }/ y: b我是版主jimmy的徒弟，这是我对你的"欢迎评审"中pcb板的评审！
, ]2 O7 z3 L$ P1 w, x9 A
/ Z$ _* s8 C0 r* W1 数字、模拟部分没有分开布局

0 |' k- u( ]- V- g好给力！

这个版块非常给力，

学习一下，虽然不用PADS。。

杨悦兮 发表于 2016-4-30 10:49
JIMMY老师，帮我点评下这块板，双层的，转为的9.3ASC。 是我们公司比较代表的板了，就是模具都开好了，但是 ...

* M* I8 j  u3 b8 a9 P1 a画的很不错
' i; X: L4 ?4 _! `

发不了原理图，哎，因为有绿盾转了就锁定了。

JIMMY老师，帮我点评下这块板，双层的，转为的9.3ASC。 是我们公司比较代表的板了，就是模具都开好了，但是根本放不下，有些自己很想主意按照规则来，但是技术不到家，请点评，谢谢。我自己也发现很多问题了，1：晶振电阻在另外一层，2：电源线根本看不出来主回路，3：像右上角通讯本来该地都包起来的，唉，4：铺铜我都是选择25的间距铺的，请问应该怎么铺？

jimmy 发表于 2016-1-4 10:17

难怪看着那么眼熟，原来是我11年画的板
2 F* y8 R* f7 T* `, X  F  `7 k/ u# I) z

bin159bin 发表于 2015-4-16 21:41
6 V9 H) W$ A; P  J* M( `jimmy大师来看看这个板  CPU和DDR部分    给评价一下

板子画的挺好看嘛。我是小白个人感觉应该没啥问题。我不是很明白 为何DDR 都是走TOP 跟BOT层。如果要打过孔的话走POWER 层  参考BOT 行不行。
) D) Q! ~  }# p; p% C- t3 U4 k

谢谢大师的分享！