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高速时钟分配电路及布线对电源分割的影响

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coyoo

发布时间: 2012-5-21 10:25

正文摘要:

板子上有一片时钟分配芯片，即100Mhz时钟输入，输出20多路相同频率的时钟。该时钟芯片摆在底层，时钟走线也布在底层，最靠近底层的内层是一个电源层，分割了不同电源，如下图所示，调试的时候发现紫色分块的电源被耦 ...

coyoo 发表于 2012-6-1 09:14

Dandy_15 发表于 2012-5-31 19:11
2 u4 z- w5 j6 J F d7 ]对地的电容不能太大，太大相当于把信号对地短接了。
\; {: C% ?7 @3 F# G0 W对于加电容有几个工作，如时配合电阻来做的话，可以进 ...

多谢回复，我以为是谐振频率，所以100Mhz应该在3.3nf左右。

Dandy_15 发表于 2012-5-31 19:11

对地的电容不能太大，太大相当于把信号对地短接了。
对于加电容有几个工作，如时配合电阻来做的话，可以进行AC阻抗匹配。
如果你时钟是正弦波的话，加电容就没作用了，只会把时钟信号幅度变小。
如果是方波，可以降低方波的上升时间，改善过充与振铃，降低时钟信号的高频分量。
当然如果值太大，就是问题了，像用1NF的电容，估计信号就没了。
100MhZ信号，最好用10PF以内的电容。

coyoo 发表于 2012-5-31 09:15

sandyxc 发表于 2012-5-30 18:22 @$ H8 h6 |( T6 Y; |/ O$ }
我的时钟是参考电源和地都有
3 ?9 S6 k) ~% o$ ^3 G+ A电容有个应该叫谐振频率的东西，频率对不上，就不会完全耦合到GND的，要不我 ...

请问”完全耦合到地“是什么意思啊？我一直没弄明白在时钟和地之间加电容的作用？！！！

sandyxc 发表于 2012-5-30 18:22

coyoo 发表于 2012-5-30 16:28
% L3 R$ e" g8 f; H; k1. 我加的就是1000pf，即1nf电容；
9 B+ a$ M5 ` P2 ^: U9 }2 n* a M2. 我的时钟芯片输出的是单端100Mhz时钟信号，一共24路；9 R8 Y }/ F! E) \/ h
3. 能确 ...

我的时钟是参考电源和地都有
电容有个应该叫谐振频率的东西，频率对不上，就不会完全耦合到GND的，要不我这的板子就没办法工作了。

coyoo 发表于 2012-5-30 16:28

本帖最后由 coyoo 于 2012-5-30 16:37 编辑

sandyxc 发表于 2012-5-30 14:26
/ O ]& {" l" I楼主加了多大的电容？, x! V; y! u$ g2 i
我这里做过，10路时钟信号，' e- f6 f8 \' w8 q, v. j9 j8 C% T
有6路是差分时钟，其中5路 100 MHz，1路 96 MHz

1. 我加的就是1000pf，即1nf电容；
2. 我的时钟芯片输出的是单端100Mhz时钟信号，一共24路；
3. 能确认是时钟耦合进来的，因为我把时钟芯片close掉以后整个世界就”安静“了。

请问你差分为什么还要加电容？另外，你的时钟走在底层吧，即以地做参考？

加电容滤掉时钟应该比较容易理解，即高频信号（100Mhz时钟）通过电容对地相当于短路啊？！！！！

sandyxc 发表于 2012-5-30 14:26

coyoo 发表于 2012-5-30 14:00
' N; W! z/ Y& } S7 Y时钟和地之间加电容，会把时钟滤掉的。

楼主加了多大的电容？
我这里做过，10路时钟信号，
有6路是差分时钟，其中5路 100 MHz，1路 96 MHz
有4路是单端时钟，分别是14 MHz 到 48 MHz，
我每一路都加了 1000 pF的对地电容，并没有把时钟耦合到GND，我是4层板，（信号-电源-----地-信号）。

另外楼主是否能确认你的参考平面上的正弦波是时钟信号耦合过来的。

sandyxc 发表于 2012-5-30 14:18

coyoo 发表于 2012-5-30 14:00 * t8 X9 h4 v/ }- e4 R6 |
时钟和地之间加电容，会把时钟滤掉的。

不会滤掉的，不会完全耦合到GND的，这是消除EMI辐射的方法。

coyoo 发表于 2012-5-30 14:04

Christhenghao 发表于 2012-5-27 22:39
8 x4 {' q' o" e$ r0 \7 E( A1、时钟信号尽量安排参考地层，并且走PCB内层
( x3 n0 }. W5 R9 P8 i2、在每路时钟输出串接一低阻值电阻, A. {% C6 m$ s, {+ }
3、在每路末端加电容

时钟信号加电容到地的结果是时钟变成了一个2V左右的DC上叠加100多mV左右的时钟

coyoo 发表于 2012-5-30 14:00

sandyxc 发表于 2012-5-27 11:54 4 j. R- I, _( Y* ^2 J/ G: V
是时钟信号与GND

时钟和地之间加电容，会把时钟滤掉的。

coyoo 发表于 2012-5-30 13:56

huangbin1984 发表于 2012-5-30 10:01 & E% s( O; X' D: Z- H# [# r
1.即使换成地平面参考，也不可能“消除”掉时钟信号的影响。但是换成地平面有2个优势，1是换成GND参考后不 ...

感谢你的回复。

1. 如果改板，除了更改参考平面为地以外，还更改时钟芯片，使用差分时钟输出，这样时钟走线相互之间互耦合，大大降低能量辐射。
2. 根据你对回流路径的解释，我能理解。我不能理解的是，当我将-3.3V这块铜皮（前提是卸掉了-3.3V的DCDC模块）和+3.3V（即时钟芯片的供电）短接以后没有任何改善效果，再加十几个电容也无济于事。
3. 在时钟和地之间加电容以后，倒是能解决能量辐射的问题，但是就是把时钟给滤掉了，呵呵。

huangbin1984 发表于 2012-5-30 10:01

coyoo 发表于 2012-5-29 14:11
5 h" C9 r, f" z' t! \. E3 c4 a1 S有几个问题请教：
4 j# e9 H4 c4 w' V* J1. 为什么参考平面是电源平面耦合进去的时钟信号不能消除呢，而地平面为什么可以呢？因 ...

1.即使换成地平面参考，也不可能“消除”掉时钟信号的影响。但是换成地平面有2个优势，1是换成GND参考后不会再影响到你的ADC的-3.3V电源，2是GND的平面阻抗比电源地，所以产生的噪声幅值也必然会再有所降低。
其实150mV的噪声对一般的数字电源来说是可以接受的，除非是射频器件或模拟器件的电源那就肯定不行，而你目前的问题恰好是ADC受到的影响无法接受。所以有两个方法可以解决，一是改板，不要将3.3V铺到时钟区域，可以采用走线的方式处理电源；二是在你的ADC电源入口处加适当的电容进行滤波，建议加一些0.01uF和1NF的电容。
你可以先试试第2种方法看看效果，要注意电容要尽量靠近引脚。但是长期来说还是建议改一次板会更保险。
2.如果你是探头靠近后才会抓到时钟辐射的波形，远离后波形消失，那么确实就是存在很强的EMI。但是芯片本身的辐射一般情况下都不会超标，除非是芯片本身设计的有问题，没考虑EMC。如果确实因为芯片的辐射而导致EMI超标，那么只能换芯片厂家或加屏蔽罩了。
3.信号的最终回流是要进入芯片的供电电源和地的，否则信号怎么产生。所以在-3.3V和芯片电源之间是存在了一个连接关系，可以想象成在两个电源之间产生了一个耦合电容来理解。

coyoo 发表于 2012-5-29 15:56

coyoo 发表于 2012-5-28 09:54
* n2 M. ~: i2 I5 K/ g多谢！/ |; L* m5 v( ?4 w, o
( p1 z) t; B* q* V( l4 O
单端的时钟确实应该走内层；不过差分时钟走外层相对好些吧？另外，末端加电容的目的何在，且加 ...

加电容到地是不对的，经过试验加电容后，时钟被滤掉了，变成一个2V左右的DC了，DC上只有一个幅度为100多毫伏的时钟信号了。

niuwa 发表于 2012-5-29 15:46

楼主悲剧了，要改板吧？不过弄明白了收获也会很多的

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高速时钟分配电路及布线对电源分割的影响

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