dzkcool 发表于 2012-5-11 09:52
呵呵，谢谢LZ的指点。
听说DDR3的Memory controller有内部寄存器，会自动根据发送测试数据来获得各组DQS线 ...

; m6 O* v* Y6 y. f5 u' h是的,DDR3中新增write Leveling的模式,可以调节dqs的延时,相关资料参考jedec 的 DDR3 SDRAM Specification.

yuxuan51 发表于 2012-5-9 13:20
! H( a5 K- H1 X( n7 T你说的这个情况是DDR3，由于DDR3的时钟与地址，控制线为菊花链结构，导致时钟到每一个颗粒的时钟没法保证 ...

5 {7 v& T1 X( ^/ J6 e" |读写平衡不是针对，，ddr3 fly by拓扑里面的读写命令控制信号，读写平衡保证每个颗粒的读写命令的到达时间一致，保证同一个字节的数据同时写入或者读出，其实应该不是调节dqs跟时钟的之间的关系对不？

起码在DDR2里面DQS和CLK 是有要求的 。

学习学习，几年前的帖子依然经典

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学习学习

学习了，留下足迹，谢谢！

DQS可以根据CLK调节来更好的匹配DQ

学习了！！！！！！！！！

顶一个，的，啊

这里面大有学问，看过一些资料，晕头转向滴。。

ddr3 的时序训练过程：
7 W4 [) i( ?* x) V# A/ lmemory training过程如下
1 Pre-training init: DDR3 Reset and Initialization Procedure (per JEDEC spec)
2 Receiver Enable Fine - Align DQS receiver enable signal to center of read DQS preamble at the DDRIO and set the MC round trip latency register. This training step is further broken into two substeps: RCVEN fine and RCVEN coarse training.
- b6 @, I+ f8 j3 Read DQ/DQS – Aligns DQ and DQS signals returned from DDR
4 Write Leveling - Aligns write DQS to CLK at the DRAM
5 Write DQ/DQS - Center aligns DQ to DQS at the DRAM
5 b- R4 y/ f* d, T3 r6 Fly-by (Write Leveling Coarse) - Adjusts write DQ/DQS latency
7 Command-Clock Training - Centers the rising clock edge within the Command eye. This step uses both a simple 1010 pattern, and a more advanced LFSR address pattern for training.
8 Advanced Strobe Centering – Uses LFSR victim-aggressor patterns on the DQ bus in order to place the strobe timings such that both timing margin and voltage margin are maximized.
. v% n' l0 q7 ^% \9 e9 Post-training init. (i.e. set the MC to normal mode from IOSAV mode)

CLK的相位是不可调的作为基准，DQS可以根据CLK调节来更好的匹配DQ，CLK与DQS的等长，我记得是75-125，DQS调节好像是1/4相位步进调节，差太远会超出1个周期。