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使用allego17.4制作盘中孔的不规律DRC报VG问题

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发布时间: 2022-3-11 10:11

正文摘要:

本帖最后由 harvel_l314 于 2022-3-11 10:13 编辑 ! p- `+ }; `# u9 C / V5 i. K% D# Z: v; P' Q因为板子使用到了盘中孔和盲埋,有看过其他帖子说明是physical中Pad-Pad Connect问题,但是修改后还是报错。但是 ...

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dzkcool 发表于 2022-3-11 12:15
最简单的办法就是关掉这个检查项
liang007008 发表于 2022-3-11 12:05
这个VG可能是相邻层盲埋孔在Z轴方向的间距小于规则设置的最小间距,你把相邻层盲埋孔间距拉开一点就可以了

点评

以上面那张报错为例,很大的区域就那一个孔,通过孔却不报错  详情 回复 发表于 2022-3-11 14:14
skyhero 发表于 2022-3-11 10:56
谢谢分享!!!!
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