[SKILL分享]：根据原理图页码和相对位置放置器件（支持Capture CIS和HDL）

db-_-

2022.3.9 v1.6 修正没有画OUTLINE导致的报错。见一楼附件。
2022.3.8 v1.5 修正HDL page坐标问题，旋转角度问题，并加快HDL速度。见一楼附件
2022.3.7 v1.4 加快放置速度。修正选择EXP会切换当前目录的BUG。

使用方法：
1、附件解压到任意skill目录中。在allegro.ilinit中输入load("place_by_sch.ile" "db")
2、在CIS（Capture CIS）中右键DSN，选择Report，选择Export Properties，然后点击YES以及OK，生成EXP文件。
3、对于CIS，在控制台中输入命令plcbysch，然后选择EXP文件即可。如果EXP文件和BRD是在同目录且同名（与DNS或者与BRD），会自动识别。
4、对于HDL，在控制台中输入命令plcbysch，然后选择sch_1目录即可。如果BRD是在physical目录下，会自动识别。

5000个器件放完大概需要14秒。

注意：BRD的Extents太小可能会导致放不下来，需要先改大后再重试~

有任何问题请留言反馈。
如果你觉得好用，也欢迎跟帖鼓励一下，谢谢~~！！！

使用效果：


请注意：
本人分享的所有SKILL皆为自己原创，没有时间限制。欢迎分享，但请勿用于商业目的。谢谢！

附件：v1.6
place_by_sch.rar (12.86 KB, 下载次数: 210)

2022-3-9 19:15 上传

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v1.6
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补充内容 (2022-3-24 10:25):
v1.7 更新获取不到page的bug。见78楼。

补充内容 (2022-4-12 13:36):
v1.8 修正extent太小导致器件重叠的问题。见116楼。

补充内容 (2022-8-10 09:24):
V1.9更新 修正了出现strlen或者atoi报错的问题。见170楼

db-_-

lvlj 发表于 2022-3-31 11:33
好奇怪，有的板子能摆好，有的板子没有按照框的范围摆，很乱，有的板子还报错，可能还是有些bug，本人不懂s ...

有的板子没摆好，大概率是以下几种情况：
1、器件的库原点不在中心，大概率会出界，因为放器件都是根据中心点放的。
2、原理图库画的很小，但是PCB封装实际上很大，也有可能会出界。
3、原理图库一个symbol分成了多个，U1-A，U1-B等等，也有可能会出界。
4、如果是HDL，export physical 时必须勾选第三个勾，backannotate packaging properties to schematic Canvas才可以。

如果是全都乱了，出现这种情况，可以把EXP和BRD文件（需要器件全都放下来，可以删去所有走线）发我看看。kittledeng@126.com

报错问题，请把错误打印放上来。
目前V1.6及以前的版本，如果原理图里面每页的名称没有数字，是会报错的，因为获取不到页数。已在3.24号的v1.7版本解决，可以试试新版本。

db-_-

V1.9更新
修正了由于原理图不规范导致出现page number为空的问题。

建议使用ORCAD CAPTURE CIS的朋友，注意page number的设置。我没用过CIS，请自行研究。

附件
db_place_by_sch.rar (13.27 KB, 下载次数: 244)

2022-8-10 09:20 上传

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v1.9
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db-_-

v1.8 修正extent太小导致器件重叠的问题。
place_by_sch.rar (13.26 KB, 下载次数: 75)

2022-4-12 13:35 上传

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v1.8
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db-_-

AsherL 发表于 2025-4-21 17:53
求助，在allegro.ini文件中添加load("db_place_by_sch.ile" "db")以后再打开软件，ini文件又恢复成原来了， ...

是allegro.ilinit文件，不是allegro.ini文件。
如果没有的话，新建一个新的就可以。

初见mei

哇，能发一份最新的文件给孩子吗，积分不够1325387812@qq.com，感谢大佬！

fymbl

看看先。。。。。。。。。。

db-_-

hjseek 发表于 2022-3-7 10:56
我靠，你把我在写的Skill写完了，那我的还要不要继续写呢

写吧。每个人思路不一样。而且后期优化、修复BUG或者更新功能，肯定还是改自己的最方便。

hjseek

我靠，你把我在写的Skill写完了，那我的还要不要继续写呢

ann_wz

加载不了吗，输入命令，提示没找到

cheng_ao

积分不够！！！能不能发邮箱哦       657021737    谢谢谢谢

a33812849

想要一个啊

Ling

使用Pcb Editor2023出现ERROR，请问这是什么原因造成的呢? *Error* mod: 2nd argument cannot be 0

晨曦辉映

感谢分享

kgeneral

补充内容 (2022-8-10 09:24): V1.9更新 修正了出现strlen或者atoi报错的问题。见170楼 这个错误怎么解决？

qawsedfffrr

赞。。。。。。。。。。。。。。。

一掊pou

一掊pou 发表于 2025-8-13 10:54
请问 文件已放到skill目录下，allegro.ilinit下也加上了load("place_by_sch.ile" "db")，但是在PCB调用的时 ...

解决了，感谢感谢，好用

db-_-

一掊pou 发表于 2025-8-13 10:54
请问 文件已放到skill目录下，allegro.ilinit下也加上了load("place_by_sch.ile" "db")，但是在PCB调用的时 ...

有很多可能，列几个常见的
1、你的skill目录设置不对，可以通过控制台输入skill getSkillPath查看。
2、你的allegro.ilinit里面有错误，停在了你加入行的前面。可以把加载我的文件放在靠前试试。
3、看看文件名是否输入对了。

一掊pou

请问 文件已放到skill目录下，allegro.ilinit下也加上了load("place_by_sch.ile" "db")，但是在PCB调用的时候提示Command not found: plcbysch，是为啥

一掊pou

请问 文件已放到skill目录下，allegro.ilinit下也加上了load("place_by_sch.ile" "db")，但是在PCB调用的时候提示Command not found: plcbysch，是为啥

jayasa

真棒的skill 謝博主

一掊pou

学习学习学习学习

loveluo

很好，谢谢分享

韶年shawn

db-_- 发表于 2025-06-28 10:43:49


那就是原理图输出的EXP文件和PCB不同步，别人也遇到过，但是我不知道别人咋解决的。
如有解决办法了，欢迎分享。

重叠的器件确实在Exp中不存在，是因为这些器件在原理图中的AB两个属性的位号不同。1只保留一个属性2两个属性位号一致（网上有如何分别删除两个属性的介绍）