Xilinx DDR4 Clamshell拓扑疑问

查看数: 2005 | 评论数: 5 | 收藏 1

关灯 | 提示：支持键盘翻页<-左右->

发布时间: 2020-7-9 11:12

各位大神：（1）Xilinx推荐的DDR4 Clamshell拓扑，时钟信号和地址信号的L2长度统一比L3长度多200mil，这是什么原理？（2）针对8片颗粒，顶底层各4片，这种是采用Fly-By拓扑好还是Clamshell拓扑好？. [' q/ ]/ {. Q0 ...

回复

石家伟 发表于 2022-3-4 11:46

那走线按L2加长200Mil是有什么优势呢？DDR内存条原版都是这样设计的

wdxxfu 发表于 2020-7-17 15:55

来学习

dzkcool 发表于 2020-7-9 14:14

应该是为了补偿过孔Stub的影响，学了本周六的直播课后可以自己搭个链路仿一下看。

之前利用HyperLynx搭建链路验证了下：（1）L2=L3+0.2情况下眼高比L2=L3情况下较低，眼宽基本相当，如下图；（2）后仿验证Clamshell拓扑比Fly-By拓扑稍微好点；详情回复发表于 2020-7-9 16:32

updown 发表于 2020-7-9 13:20

Clamshell拓扑好一些吧！！！

GMT+8, 2025-11-25 01:56 , Processed in 0.171875 second(s), 30 queries , Gzip On.

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

帐号		自动登录	找回密码
密码			注册