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弱弱的问一下，是不是第三方的网表，不能在Allegro里画PCB中时导入啊？

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. _2 \4 y/ v7 H按这样出就没那么麻烦了，只是OrCad不能和Allegro交互
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是的，看错误报告，就可以找出问题所在，今天我也有出现过！看了错误报告之后，就找出问题所在了，更改过后就行了，呵呵、、、

看一下下面的Session Log窗口中的输出信息，可能是PCB Footprint没有设置或者有遗漏

看错误报告

产生netlist失败的原因是第二幅图中的option栏目中的netlist files没有指定你存放netlist文件的文件夹，采用图中所示的不对。