EDA365电子论坛网»电子社区 › 研发技术版块 › 芯片SIP|封装设计 › 解决高密度先进封装的设计与验证挑战

解决高密度先进封装的设计与验证挑战

查看数: 2247 | 评论数: 15 | 收藏 0

关灯 | 提示：支持键盘翻页<-左右->

帖子模式

amao

发布时间: 2019-5-7 13:40

正文摘要:

对于mentor的这篇白皮书，技术上看难度不大，主要会PCB Layout及输出Timing参数即可胜任，要做好当然要具备些写脚本的能力。) R, ~% d8 b' A 这个内容只能是CO-DESIGN中由IC Layout人员主导的一部分流程。+ C1 h9 w ...

回复

382320829 发表于 2021-8-3 13:49

:lol:lol:lol:lol:lol:lol:lol

382320829 发表于 2021-8-3 11:19

:lol:lol:lol:lol

382320829 发表于 2021-8-3 10:13

:lol:lol:lol:lol:lol:lol

敢敢 发表于 2021-7-9 14:02

robert5935 发表于 2019-6-1 14:518 M/ q, E) `, r
好资料，感谢毛大神，有机会一定要参加您的SIP封装培训班

这个培训班哪里有

Bro_liang 发表于 2020-11-13 11:35

过来学习了，谢谢版主！

jason_fly 发表于 2020-7-30 19:10

看看，不过用cadence

ytmgadw 发表于 2019-7-18 19:58

ＭＥＮＴＯＲ的ＳＩＰ设计软件包还是蛮好用的

zeus 发表于 2019-7-12 09:20

感谢毛大神

kkk228 发表于 2019-7-11 23:24

感谢感谢

老吴PCB 发表于 2019-6-13 09:31

与 Calibre 3DSTACK的直接集成可提供绝佳的 Signoff 和 LVS 验证

robert5935 发表于 2019-6-1 14:51

好资料，感谢毛大神，有机会一定要参加您的SIP封装培训班

点评

敢敢

这个培训班哪里有详情回复发表于 2021-7-9 14:02

sky111 发表于 2019-5-8 18:17

看看

sip2050 发表于 2019-5-8 12:25

看看

gochip 发表于 2019-5-7 22:58

想知道mentor好用还是cadence好用？

关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

GMT+8, 2025-7-11 11:05 , Processed in 0.140625 second(s), 29 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

帐号		自动登录	找回密码
密码			注册

解决高密度先进封装的设计与验证挑战

正文摘要:

回复

点评

推荐内容 /1