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PCIE下的地层好要挖掉不，挖掉是实现什么呀！谢谢

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lxcxab
发布时间: 2019-4-4 11:08

正文摘要:

PCIE下的地层好要挖掉不，挖掉是实现什么呀！谢谢  如图 ; L$ F, N1 }% t1 N) O5 v; U

回复

ACE_ASL 发表于 2019-4-4 17:15

9 j/ n$ P! ^, J! |2 y5 ?之前本论坛有位大神说的，不知道是否完全正确，个人认为有点道理，因为是全挖的，所以不是为了提高阻抗。2 F2 B5 E2 d& c; k0 a) k$ b/ h
$ J3 [0 b; O- U$ {7 m+ Z
1.金手指下面全部掏空的原因
. r& m7 x5 o5 p: ~% D, \  金手指的部分因为要拔插，在制作工艺上是需要额外电镀的，这个工艺会增加板厚，但在工艺制程上为了控制整板厚度一致，所用将金手指下面的平面层挖空。
' B$ L' W" J0 p2 }1 T4 v- v3 A4 j/ m8 O( ?
2.掏空带来的问题
) H- `3 \, J7 @8 M% J$ N8 y3 A2 i线的阻抗没办法控制了。差分互相参考，并且差分间都有GND，可以用pwm模式控制阻抗，，单端信号如果是低速的还马马虎虎，如果有单端时钟，一般也是在其左右都是GND,通过pwm模式来控制阻抗。
kevin890505 发表于 2019-4-5 08:26
pci-e明确说明，金手指下方所有层挖空，因为板子厚度固定的，金手指的表低层错开，信号刚好重叠GND，这个宽度阻抗刚好满足要求，所以加了平面阻抗肯定会变低，反而挖空阻抗才会刚好在±10范围内，当然了这个也和板厂有关。
procomm1722 发表于 2019-4-5 21:21
個人覺得和板厚應該無關, 因為電鍍所增加的厚度都是算um ,  但銅箔厚度卻是以mil 為單位, 這個差距太大.  d4 }, K) ^& U+ t  r% ?: A/ N( q
因此就算單面各電鍍10um的鍍金厚度 , 金手指充其量也不過增加20um的厚度.
rikin8498 发表于 2019-12-11 08:56
学习学习
xiaopingzhang 发表于 2019-12-10 23:16
学习

“来自电巢APP”

haveok 发表于 2019-12-5 10:52
lxcxab 发表于 2019-4-4 11:557 L7 @/ y0 |0 u6 i3 f% X
高阻抗会不会造成阻抗不连续呀

4 v* X5 s/ O$ U: x! _你如果不挖 阻抗基本会到70多，挖了会到90左右
. @  }; L" q/ O0 }
allegro小助手 发表于 2019-12-5 08:48
lxcxab 发表于 2019-4-4 11:55/ ]0 m0 I; p* d8 j6 E
高阻抗会不会造成阻抗不连续呀

+ `3 B0 L0 k3 ^- [有这种可能，所以最好是能仿真一下* J8 n: m$ U+ t' h
yaolee 发表于 2019-4-9 09:10
学习了
cxhhqz 发表于 2019-4-9 08:46
学习了
dingzijian 发表于 2019-4-8 16:35
瞅一瞅
lxcxab 发表于 2019-4-8 13:48
阿猫猫猫 发表于 2019-4-8 11:27! _4 D" Y* Q/ A
金手指下面是要挖空的。我的做法是铺铜距离金手指的PIN有20mil即可
- L& p. U  {* q6 p1 _+ c2 S  j! P' K
嗯
" ^0 l/ z5 F; i( ~; n. H
阿猫猫猫 发表于 2019-4-8 11:27
金手指下面是要挖空的。我的做法是铺铜距离金手指的PIN有20mil即可

点评

lxcxab
嗯  详情 回复 发表于 2019-4-8 13:48
liujie123 发表于 2019-4-8 11:27
学习了
lxcxab 发表于 2019-4-8 11:00
多谢各位的分享
8 e4 \& f" I" J
lxcxab 发表于 2019-4-8 10:43
林果果 发表于 2019-4-4 16:51- _+ ^+ P! \* `3 w
看你截图，金手指部分出线有点问题哦。正常情况下线离开PIN 1MM，至少0.5MM后再打折。PIN的地方经常拔插 ...

  S. B% _7 r2 B嗯，多谢多谢！！
szkalwa 发表于 2019-4-8 08:59
工艺问题和阻抗没关系。没连接的焊盘的可以去掉/ r- p, O3 J0 L3 h( H, z
另外你的PCIE板子没有转折角，是个问题。
874551326 发表于 2019-4-8 08:51
金手指是要全部净空的
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