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' q2 c  j9 E7 l) a基本上 M5 的時鐘訊號，可以在  FPGA 內部繞到 E8 的管腳出來，並且做成雙向的訊號。但會犧牲 FPGA 中的一些 Gate Count 和 Routing Resource，並且增加少許的延遲（Delay）。Xilinx 可能不想犧牲這些代價來做這件事，畢竟也只是開發板吧？

; W! I' k" f8 |& q: p- q- B類似這樣的 FPGA 設計我曾經看過，但實際上你還是得查看一下 FPGA 的 HDL 原始碼確認。

詳細的功能你要去看 FPGA 設計，我覺得 Xilinx 原本設計這個界面時，是可以作為 SPI Host 或 SPI Device。

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• 當 FPGA 做為 SPI Host 時，接上 R32 可以提供一個 Clock 給 Device。
• 當 FPGA 做為 SPI Device 時，拿掉 R32 可以接受來自另一個 Host 的 Clock。
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