我的理解是这样：DDR等长围绕DDR 的clk信号为基准线展开，假如，地址线与CLK偏差一个范围值：+-200mil；DQS与CLK 偏差+-500mil;然DM、D0~D7是以DQS为基准线偏差；所以只要满足偏差值要求就可以，偏差值大，则每个字节长度偏差也大，反之，偏差值小，则看起来每个字节长度就都差不多

gdli 发表于 2016-12-5 17:16
) t6 \" K. r, C; w# r7 l. ?( b$ R楼主，D1这组和D9这组长度为什么相差这么大呢

不好意思，前一段时间在忙，就没上论坛，DDR3的资料大多都是在网上找的零零散散的东西。数据线差距很大，这个主要是应为他们在不同的组，只要保证每一组内等长就行了，不用保证每一组都等长。这个是DDR的特性，好像从DD2开始就支持这个了，你可以找找看。
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楼主，D1这组和D9这组长度为什么相差这么大呢

楼主，可以把DDR3手册资料发来学习一下吗

阿斯兰 发表于 2015-11-19 19:17
* [0 I  g0 X. _那个是数据手册，原理图用的
( [/ `' n( M+ y5 t有的公司还会提供一个layout的手册

好的，我去找找，我都是镁光下载，找不到啊 +
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古未欲雪 发表于 2015-11-19 00:14
我下载的DDR手册都是引脚定义和时序，没有布局建议的啊

6 o) v# K% e! f: O+ y8 I那个是数据手册，原理图用的
, D0 h: f$ _2 L. a0 h2 e  g. B0 T! L有的公司还会提供一个layout的手册
  e* V2 v* p, S* t% p: t2 C' Z2 f6 q

阿斯兰 发表于 2015-10-30 10:43
0 r* P6 S% X1 d8 y不同的芯片对于DDR的等长是不一样的，你可以找到对应手册的layout建议手册看一下
" P" I* `9 [4 i% \, P. Y$ Y曾经遇到一个海思的芯片 ...

8 \% W& {# R) F) K$ {我下载的DDR手册都是引脚定义和时序，没有布局建议的啊
0 l) \% m2 I. [2 `; I

非常感谢大家的回复，我大致明白了，谢谢大家！

12345liyunyun 发表于 2015-10-30 10:43
: v$ ]+ m* z. s) j; @- h/ N0 p+ b各组还是要参考信号线的时钟信号线长度，基本要保持一致，最大不超过600mil,也就是说，实际上布线的时候各 ...

: @. j! o, y- O, P8 u我基本也是这样认为的，数据线参考dqs等长，地址线参考CLK，dqs和CLK也是有长度要求，只是走线长度相差没那么严格

各组还是要参考信号线的时钟信号线长度，基本要保持一致，最大不超过600mil,也就是说，实际上布线的时候各组还是要求等长的。一般手册上都有说明的。

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! R4 T# j% Z( ?  H* l/ H7 P) _$ q  J不同的芯片对于DDR的等长是不一样的，你可以找到对应手册的layout建议手册看一下
曾经遇到一个海思的芯片，要求是不要做等长，按demo做，芯片内部已经做好了匹配

是的，如图里一样，数据组里，11根一组，组内等长即可。