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标题: ALLEGRO相对延时在有多个DDR时候，如何调整？ [打印本页]

作者: kevin890505 时间: 2014-4-21 16:57
标题: ALLEGRO相对延时在有多个DDR时候，如何调整？
本帖最后由 kevin890505 于 2014-4-21 16:59 编辑

各位好，由于以前一的PCB基本都用一片DDR，用相对延时没什么问题，这次一块板子有6个DDR，在调整线长时候遇到疑惑：

以IPC比赛PCB为例，图中主芯片U1，DDR为U2,U3,U4,U5设置相对延时，分别是U1-U2,U3,U4,U5的pinpair，然后找到最长的作为target。

但是在开始调整后，有点头晕了。信号方向是U1-U2,U3,U4,U5.那么我调整线长需要从哪边开始？实际尝试中，我不管先调整图中U1-U5最短的线，还是U1-U2最长的线，但是都出现图3的现象，.我知道这个DRC是由于U1-U2,U3,U4,U5，公用某一段走线，然后其中其他还有某几段没满足延时要求导致，但是实际操作中，我觉得应该是从最短的线开始的。但目前还是不知道怎么解决这一纠结。请问怎么才是正确的做法（target已确定，约束正确），到底需要先调整那一段才不会出现这种现象？
图中黄色为target，另一个红色箭头指向的是正在调整的线。

A1.jpg (250.04 KB, 下载次数: 6)

A2.jpg (253.27 KB, 下载次数: 5)

A3.jpg (10.08 KB, 下载次数: 6)

作者: 這侽孓譙悴丶 时间: 2014-4-21 20:04
你地址线的拓补结构是双T的吧？

作者: kevin890505 时间: 2014-4-21 20:35
标题: RE: ALLEGRO相对延时在有多个DDR时候，如何调整？
菊花链，就是IPC比赛那个，T型的我弄过。

作者: kevin890505 时间: 2014-4-22 09:16
没人知道么？跪求zhangsenzhixing版主解答，不胜感激。

作者: kevin890505 时间: 2014-4-22 12:50
问题已解决

作者: buymoreba 时间: 2014-4-23 11:54
如何解决说说呗

作者: bingshuihuo 时间: 2014-5-28 13:35

如何解决说说，可以提供点意见供我们以后参考啊

作者: kevin890505 时间: 2014-5-28 14:09
还是从最短的一根开始调整，找好target 然后调整的时候必然不能依次调整到绿色的，只需要调整的临界点即可，然后慢慢休整。

作者: bingshuihuo 时间: 2014-5-28 16:49
谢谢！！！！！

作者: flhy 时间: 2014-5-29 01:35
先在cmgr里面把后五个的tolerance设成非常大，就肯定是绿色得了，这时把第一组调绿，之后就别动了
然后把第二组改小（正常要求），调第一组到第二组的线，把第二组调绿。
然后第三组、第四组。。。。。
n组都无所谓了

作者: LX0105 时间: 2016-4-21 16:28
感谢分享

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