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标题: 关于FPGA中的DDR3设计 [打印本页]
作者: ych634227759    时间: 2013-12-9 21:07
标题: 关于FPGA中的DDR3设计
想请教大神关于FPGA手册中的这2个句子有什么区别吗？一个是4:1 Memory Controller，还有一个是2:1 Memory Controller。
作者: ych634227759    时间: 2013-12-9 21:08
标题: 的
本帖最后由 ych634227759 于 2013-12-9 21:10 编辑
" P( t- {5 `) P" l1 b8 g! V, Z: }7 X1 U0 u
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如图所示

如图所示
作者: ych634227759    时间: 2013-12-9 21:09
作者: part99    时间: 2013-12-10 07:08
DDR控制器复用，可以接不同的类型内存。
作者: ych634227759    时间: 2013-12-10 09:13
part99 发表于 2013-12-10 07:08, M/ b9 `0 X0 w
DDR控制器复用，可以接不同的类型内存。
+ M/ W8 d" \& q* V6 z) e4 [4 S
非常感谢您的回答，我想问下Xilinx最新推出的Kintex 7系列的FPGA能输出533MHz的时钟给DDR3工作，让它的读取速率达到1066Mbps呢？？这个时钟是不是有点高了？？？？
作者: part99    时间: 2013-12-10 09:17
ych634227759 发表于 2013-12-9 20:13
. }0 q9 s: l/ S5 z% {: s非常感谢您的回答，我想问下Xilinx最新推出的Kintex 7系列的FPGA能输出533MHz的时钟给DDR3工作，让它的读 ...
* P. E  W) a  U4 s
我觉得这个速度不高，按照它的工艺，ddr3-1600也没问题，只是，他们可能认为1066的带宽已经足够用了而已。
作者: xanthecrab    时间: 2013-12-12 17:58
K7 FPGA不同速率等级支持的DDR3速率存在不同，HR和HP Bank支持的速率也不一样。在支持到1600速率的时候，其IPCore不支持dual Rank的8GB容量DIMM条。在K7的DDR3这里有很多坑啊，建议认真看它的手册。我被埋在坑里很长时间了……
作者: ych634227759    时间: 2013-12-12 18:53
xanthecrab 发表于 2013-12-12 17:58$ D6 O) |3 q, E0 i/ b
K7 FPGA不同速率等级支持的DDR3速率存在不同，HR和HP Bank支持的速率也不一样。在支持到1600速率的时候，其 ...
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非常感谢您的回答，有空一起交流，我也在搞K-7设计，我QQ：634227759
作者: ych634227759    时间: 2014-4-7 23:38
xanthecrab 发表于 2013-12-12 17:58
& Y% ~9 H* t+ i2 dK7 FPGA不同速率等级支持的DDR3速率存在不同，HR和HP Bank支持的速率也不一样。在支持到1600速率的时候，其 ...
9 J1 Z" x' Q/ g4 j/ g  B& `
请问您的板子调试完了吗？我现在设计差不多了，可以有空交流交流吗？感激不尽！
作者: 超級狗    时间: 2014-4-8 08:25
4:1 ratio between FPGA core and I/O clock rate.& N$ X. |# \- ~. C! @7 G

* t  T6 f  z+ t+ p1 ?& \詳見下列 Xilinx Virtex 7 技術文檔！
2 F% X& V" B; |( w' M, p* [4 V: V* B. \1 J+ N4 a( d

QDRIV_SRAM_Xilinx_Virtex_001-91218.pdf

1.56 MB, 下载次数: 196, 下载积分: 威望 -5

作者: 超級狗    时间: 2014-4-8 08:34
另一篇 Xilinx 7 Series 的技術文檔︰1 p+ X: H4 B, |/ _
Clock and data rate adaptation between the I/O signals and the Memory Controller logic because the FPGA core clock frequency is either 1/2 or 1/4 of the I/O clock.* z8 _% k+ I1 b' y/ x% W/ @

# h7 c: W6 l. |! C5 U' X. M

GSIT-IP-Port-7Series-ProductBrief.pdf

45.64 KB, 下载次数: 41, 下载积分: 威望 -5

作者: lvsy    时间: 2014-4-8 11:50
2：1和4：1是memory（比如DDR3）的时钟频率和memory控制器频率之间的比率，这样可以降低memory用户接口的最高时钟频率。2：1的比率下，用户接口的数据总线宽度是memory的4倍，4：1的比率下，用户接口的数据总线宽度是memory的8倍。
作者: ych634227759    时间: 2014-4-9 08:45
超級狗 发表于 2014-4-8 08:25
; X! L! E8 F$ d" L/ ~4:1 ratio between FPGA core and I/O clock rate.+ u$ @8 [' L" S4 Q: }' L- W
( o+ v" s: ?) {
詳見下列 Xilinx Virtex 7 技術文檔！

* t4 P6 }" _1 h; I$ U非常感谢！
作者: 飞雪逐青    时间: 2014-5-6 17:18
lvsy 发表于 2014-4-8 11:50; T" [8 \" O9 C, o6 Y0 a: \7 ?0 @: |
2：1和4：1是memory（比如DDR3）的时钟频率和memory控制器频率之间的比率，这样可以降低memory用户接口的最 ...
6 C8 }, t8 K7 ^. @6 V) c
学习了！
作者: 飞雪逐青    时间: 2014-6-27 11:09
指的是FPGA时钟速率和内部时钟速率的比值。
作者: kuochiang    时间: 2015-5-28 13:45
感謝分享~~
作者: zhang164534    时间: 2015-6-29 18:55
超級狗 发表于 2014-4-8 08:34
  P7 D4 Z. R* ?% Q* }4 w另一篇 Xilinx 7 Series 的技術文檔︰; G/ X/ a1 M* X& p8 C' }' ]' X* _
Clock and data rate adaptation between the I/O signals and the  ...
0 G: l3 g( e: X# `( Y
版主，关于FPGA的硬件设计有2个问题不明白，还望指教：
, z% ^% P3 G' g9 u7 ~. N& |问题1 ：使用FPGA外挂DDR2的时候，可否使用通用IO口连接？？（专用的一路DDR接口已经用了，可是还需要外挂2个呀）/ f1 b9 e0 {; f' ~
问题2 ：查看过很多的XILINX的FPGA硬件电路图，发现其VCCO_#都没有放置小的去耦电容（例如104电容），而是同一个BANK的多个VCCO_#引脚放置一个大电容（例如100uF、50uF等等），难道，这些引脚内部集成了去耦电容吗？？datasheet中怎么没有找到相关容呢？？求指教，多谢论坛大神。。感谢感谢
% n$ {9 U% d4 L+ w
作者: 三羊3    时间: 2015-6-30 12:05
非常感谢！
作者: zhang164534    时间: 2015-7-4 00:25
zhang164534 发表于 2015-6-29 18:557 J9 p$ }. X" u# Y
版主，关于FPGA的硬件设计有2个问题不明白，还望指教：9 a! g, d: l/ q# @1 n/ w, H) l
问题1 ：使用FPGA外挂DDR2的时候，可否使用通用I ...

! I3 y( x& K' S1 T额，，我说的也不是这个帖子的内容，，只是最近做设计碰到了类似的问题，，伤脑筋呀，，用的片子是Zynq 7000，，1 F: f+ O5 n' u( E. X
作者: ll00183298    时间: 2015-7-21 16:47
感觉好高深



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