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标题: 超急的PCIE TX RX CLK之间要等长吗？ [打印本页]

作者: daisy_ldh 时间: 2013-9-25 14:59
标题: 超急的PCIE TX RX CLK之间要等长吗？
RULE上没写，只写着自己等长，但是以前做过一个要等长的，现在晕菜中，大家说说要等长吗？信号有差分线RX一组，TX两组，CLK，要等长么？各位！

作者: Happyboy168 时间: 2013-9-25 15:57
同问

作者: littlepig 时间: 2013-9-25 16:25
不需要的，，，，，，，

作者: littlepig 时间: 2013-9-25 16:36

作者: dzkcool 时间: 2013-9-26 15:56
tx、rx每对差分线传输数据时自带时钟，Pair与Pair无需等长，收发之间没有关系，更不需要等长，做好in Pair的等长即可。

作者: Happyboy168 时间: 2013-9-26 17:25
看这个

CCpciexpress_board_design_guidelines.pdf

745.65 KB, 下载次数: 247, 下载积分: 威望 -5

作者: daisy_ldh 时间: 2013-10-9 09:39
谢谢！又长知识了嘿嘿！

作者: mingzhesong 时间: 2013-10-9 10:33
串行总线不需要，除非有redriver

作者: daisy_ldh 时间: 2013-10-14 09:21
谢谢倾囊相助！

作者: wenshajava 时间: 2016-2-27 16:25
CCpciexpress_board_design_guidelines.pdf 这个挺好。

作者: wxwxw 时间: 2016-10-19 05:53
CCpciexpress_board_design_guidelines.pdf 这个挺好。+1

作者: mancy66525 时间: 2017-10-13 10:27

作者: mintjelly_abc 时间: 2017-10-25 00:28
多谢

作者: yxm0129 时间: 2017-10-29 09:57
现在学习，为时不晚，谢谢分享

作者: teyu88 时间: 2018-8-1 19:16
非常感謝

作者: t847059501 时间: 2019-6-22 16:56

CCpciexpress_board_design_guidelines.pdf 这个挺好。+1

作者: qq451356924 时间: 2019-6-24 11:14
可以参考

PCI_Express_Electrical_Basics.pdf

5.05 MB, 下载次数: 39, 下载积分: 威望 -5

作者: butterfl6 时间: 2019-8-19 11:25
Cpciexpress_board_design_guidelines.pdf 这个挺好。+1

作者: wangwake 时间: 2019-9-11 15:55
CCpciexpress_board_design_guidelines.pdf 这个挺好。+1

作者: wenyue.wang 时间: 2019-9-20 09:30
长知识了

作者: wangwake 时间: 2019-10-23 10:33

Happyboy168 发表于 2013-9-26 17:25 P. S) x6 D" V& R
看这个

CCpciexpress_board_design_guidelines 好+1

作者: wolfshiao 时间: 2019-10-23 13:28
CCpciexpress_board_design_guidelines.pdf 这个挺好。+1

作者: lxm20060513 时间: 2020-5-25 14:16
同问

作者: jialebihaidao 时间: 2020-5-25 14:30
对内设置好就可以

作者: zhongxingyao 时间: 2020-5-25 19:12
有空间就做clk与各自等长

作者: tianxia126000 时间: 2020-5-25 20:25
学习一下

作者: Max_chow 时间: 2020-5-26 11:31
非常感谢

作者: theory2 时间: 2020-5-27 11:04
差分信组内才有等长要求，组间没要求吧

作者: abeli 时间: 2020-8-14 18:17
学习学习

作者: pcb设计worker 时间: 2021-11-4 13:31
kk

作者: will0104 时间: 2021-11-4 17:52
感謝指導謝謝大大門

作者: will0104 时间: 2021-11-4 17:53
CCpciexpress_board_design_guidelines.pdf 請問這個PDF在哪裡我找不到謝謝

作者: maychu 时间: 2021-11-5 17:26
謝謝分享 .

作者: 敢敢 时间: 2021-11-6 09:02
不回复看不了啊

作者: 1366822042 时间: 2021-11-6 09:06

哈哈哈来看看

作者: Gary_CW 时间: 2021-12-22 00:57
不错不错

作者: wanruyi21 时间: 2021-12-22 09:14
不用，各自的的路径

作者: hank0523 时间: 2022-2-23 10:20
長知識了~謝謝!

作者: seal777470@gmai 时间: 2022-2-23 10:52

作者: trocipek 时间: 2022-2-24 09:27

CCpciexpress_board_design_guidelines.pdf 这个挺好。

作者: 刘兵0916 时间: 2022-2-24 14:36
TX和RX之间没有关系，不需要等长，只需要满足总长在范围内就可以，看你走线的余量有多大

作者: 451616286 时间: 2022-3-1 10:27
不需要做的，但是很多硬件工程师会要求去做

作者: linkarise 时间: 2022-8-22 11:47
学习下pcie相关的走线规则

作者: a407715468 时间: 2022-8-25 17:58

感謝指導謝謝大大門

作者: shi646571959 时间: 2022-8-26 12:25
感謝指導謝謝大大門

作者: always728 时间: 2022-11-2 11:02
谢谢倾囊相助！

作者: godgyan 时间: 2022-11-4 11:17
本帖最后由 godgyan 于 2022-11-4 11:20 编辑

TX、RX、CLK之间无需等长。但同方向lane之间PCIe规范上有规定。3.0是要求Total Skew 1.6ns，其中Add-in Card为0.35ns（≈2inch），System Board为1.25ns（≈7inch）。

作者: LMDZ 时间: 2024-4-26 17:38
谢谢大佬分享，学习下！

作者: hyh051230 时间: 2024-4-26 18:44
学习一下。。。

作者: jxhuanglj 时间: 2024-4-28 14:27
谢谢分享！！

作者: Jamie_he2015 时间: 2024-4-28 15:24

:lol:lol:lol:lol学习学习

作者: bingshuihuo 时间: 2024-5-6 08:50
感谢分享！！！！！！！！！！！！！！！

作者: marschiu7445 时间: 2024-5-6 10:50
谢谢！！
感謝分享經驗

作者: LLJ760809 时间: 2024-5-29 17:49

谢谢！！' F1 {- m! t2 |3 V1 X& r2 v
感謝分享經驗

作者: beihaifuyao 时间: 2025-4-16 09:45

:):):):):)

作者: Dcpc093730ddc 时间: 2025-9-13 22:27
现在学习，为时不晚，谢谢分享

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