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标题: DDR2與DDR3 的DQS與CLK 問題 [打印本页]
作者: Tank2013    时间: 2013-7-4 17:19
标题: DDR2與DDR3 的DQS與CLK 問題
想請問各位前賢，以下幾個問題
9 k3 y9 E% S9 s: X) N7 A1.DDR2與DDR3的DQS與CLK在layout上他的布線限制是否一樣呢?3 z" G6 `' K) |
2.DQS與CLK 走線是否需要等長?
/ I9 I; b+ I( C& |5 L9 e! E
作者: pcbdesigner    时间: 2013-7-23 17:28
DDR3: dqs与clk不需要等长
$ A1 Y0 n- N% r$ C( CDDR2: dqs与clk要做等长
作者: hagelee    时间: 2013-7-31 16:24
个人认为：1,DQS不需要跟CLK等长，读写数据都跟clk没有关系，只有DQS有关。但是在DDR的spec中会有一个要求，CLK读写命令出发到DQS前导脉冲有个时间间隔，并需要满足0.75～1.25个时钟的间隔，否则容易出现DDR兼容性的问题。2，DDR2跟DDR3在时序上没有本质的区别，只要保证timing的余量即可。
作者: kuochiang    时间: 2013-8-8 08:00
學到了~感謝~
作者: emanule    时间: 2013-8-8 12:04
hagelee 发表于 2013-7-31 16:24
4 E; \+ W6 G' _2 g& m个人认为：1,DQS不需要跟CLK等长，读写数据都跟clk没有关系，只有DQS有关。但是在DDR的spec中会有一个要求， ...

' X( A. \+ V; l: C6 G" d5 p您好) a, Q6 @2 o8 U% \" }# C. {+ W
请问我经常看到DDR3的数据线，彼此并未遵守3w的间距，比如说4mil的线宽，就4mil的线间距 这样的设计 能跑的起来么 速度达不到max吧
% W& A' L4 j8 M0 S- }. P
作者: hagelee    时间: 2013-8-12 11:59
emanule 发表于 2013-8-8 12:04
. X, @# {9 V8 P4 ^: Z) W4 ~您好2 A1 R: y  v( I3 R0 ?1 U
请问我经常看到DDR3的数据线，彼此并未遵守3w的间距，比如说4mil的线宽，就4mil的线间距 这样的设计 ...

# Y2 U: q7 |9 ~8 J& K4 NDDR走线的线宽和线间距是按照特性阻抗计算出来的，对于不同的板层厚度算出来的值会有不同。如果4+4的阻抗是匹配的，信号没有反射，系统稳定性应该是没有问题的。其实DDR跑稳定的影响因素很多，信号质量，时序关系是相对重要的两点。1 ?4 Q  w$ P' [' ~# o! K
等长用来保证各路数据能够正确的采样，属于时序；线宽和线间距是为了阻抗匹配保证信号质量。
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作者: lcgjiangda    时间: 2013-11-2 11:27
hagelee 发表于 2013-7-31 16:24+ l; E5 o6 H1 ~7 y
个人认为：1,DQS不需要跟CLK等长，读写数据都跟clk没有关系，只有DQS有关。但是在DDR的spec中会有一个要求 ...

* ]3 d! z; z, d) L你好，请教你个问题。关于DDR3的拓扑结构的问题。目前有个项目需要用到2片DDR3，使用菊花链的结构。处理器是飞思卡尔的P1020。我的想法是时钟、地址、控制线设计为一组，等长设计，分别送到2片颗粒中，由于走线长度有差别，CPU到DDR_1的距离和DDR_1到DDR_2的距离相差不是很大。DQ、DQS、DM有2组，分别连到2片颗粒上去。我的疑问就是：CPU同时对2片颗粒发送指令，指令到达的时间是不一样的，但是数据到达的时间还是差不多的，这样能行吗？同样的问题也存在读的过程中，读取的时候分别收到指令，数据也是先后的送到CPU，这个时间差能允许吗？我对这个问题很迷惑，可能是我对DDR3本身不了解吧。如果是一片两片还好，如果有4片DDR3，这样他们之间的时间差更大了，问题更明显。请给指点，非常感谢。
作者: Dandy_15    时间: 2013-11-14 20:53
pcbdesigner 发表于 2013-7-23 17:281 i6 d* E3 E2 P+ T% R& D* \- F! ^
DDR3: dqs与clk不需要等长
' u+ \3 V! z$ i4 fDDR2: dqs与clk要做等长
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从datasheet中可以看出，DDR2的 dqs与clk要做等长，但等长只要控制在500多mil里就可以了，所以说对等长的要求不那么高了
作者: shiwanget    时间: 2013-12-18 09:44
一般情况下 DDR3 有 'leveling'功能校准 ，这样DQS和CLK 就不需要等长处理。（具体有没有这个功能以芯片资料为准，不是所有的芯片都有）
$ h2 A, R( \, L2 CDDR2 是没有这个功能的，从时序来说 DQS是受到CLK 触发的，所以需要有个时序约束，只不过这个数值可以比较大。
作者: kljy911    时间: 2016-4-19 09:18
ck与DQS只与颗粒有关？不同厂家的颗粒是不是要求会不一样？？？
作者: liangkai520    时间: 2016-4-21 08:12
你最好把你相关的数据线写出来，时钟线最好等长，还有就是时钟线跟数据线长度不要错太远。
作者: 7878678    时间: 2016-6-27 19:40
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Thank you for your sharing
作者: djadfas    时间: 2016-11-22 16:04
其实DQS和CLK ddr3也需要做的
作者: 6688hyc    时间: 2022-3-11 16:42
hagelee 发表于 2013-8-12 11:59" e6 {3 v( H; s& r8 ~
DDR走线的线宽和线间距是按照特性阻抗计算出来的，对于不同的板层厚度算出来的值会有不同。如果4+4的阻抗 ...

0 i  ^- e# w) {7 S" p不对吧  4+4如果是差分对，可能是保证阻抗。4+4如果是DQ数据线，那就是不符合3W原则。0 Y6 V9 `6 Q9 W% p' _




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