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标题: allegro常见问题 [打印本页]
作者: niliudehe    时间: 2013-3-8 16:44
标题: allegro常见问题
1.        allegro里怎样把铺铜显示关掉，但是走线要显示？. j. P# a  o: B& o# x4 T
   setup/User preferences/shape/勾选no_shape_fill
3 F; E8 s2 Y0 B/ [$ t- J3 i3 J2.        ALLEGRO封装路径设置& i, j4 W4 C2 M$ n# E
   setup->user preference  点击config_paths，在右面devpath,materialpath里要指到你的库的路径，在categories中点击design_paths，在右边的padpath和psmpath中也要指定你库路径。
9 L. Y9 q# t3 t0 v3. ALLEGRO中如何设定零点坐标???9 i0 ^4 \7 t; X- o
   打开setup-->drawing  size设置move  origin。    如果设计不过去，有可能你外面命令没DONE掉。也有可能你的工作区域太小。应该把工作的区域设计得大一点。这一点来说，设计原点显然没有POWERPCB方便
$ q8 [& V$ X0 b9 [5 k, V4. 请教如何改变元件序号的宽度的大小$ K8 Z! a9 x6 N2 Z2 m) N
    SETUP/TEXT SIZE下就可改变% Y  n8 g5 m" V- R& c
5. 从brd文件中提取了封装，可是打开一个封装不能确定封装中用的是哪个PAD文件，请大侠指点一下通过什么方式能否确定pad文件
% H8 O# |3 f2 e5 H% I4 B& l) J; Y选择tools-Padstack-Modify Design Padstack然后选择你想要知道的pad，在name栏可以看到名字。
3 a3 k/ d1 D! y0 E; P, c, t$ V2 {1 w6. 做封装时一般采用什么方法使PIN对齐,或作调整的!
  P2 V% l4 i  b1 W   用坐标
& T, D( o! }$ n在命令行上输入：ix 6 表示向右移动6     ix -8  表示向左移动8   ( u$ y* i; d- D4 T4 o  h! y  \
                iy 7 表示向上移动6     iy -9 表示向下移动9
6 [2 A" V' m: V& J$ G' X: `             ix 5 -4  表示向右5，向下4+ _0 A6 n" W8 i! {- S' S2 ~
7．brd文件不保存了，是怎么回事。提示说：Database is locked and cannot be saved. Unlock via File Properties。
( `( x' k' F+ G( N9 u  f! f4 e  File－Properities里面Unlock就可以了。
# Y8 Z5 r7 s. @/ B8 [8. power pcb封装怎么转到allegro来呀# A. ]+ H9 v7 S1 ^
把powerPCB中的器件都调出来，然后save一个PCB文件，然后用allgero导入PCB文件，打开后就有我们的器件了，然后save我们的器件封装，就有了库。但是这样封装是不能用的，在PAD  DESIGNER中建立一个PAD后，再更新现在的PAD就可以用拉。
/ {1 a8 Y2 {+ Y* E* n: K
作者: niliudehe    时间: 2013-3-8 16:45
9. 如何在ALLEGRO里面将元件从顶部放到底部?' C5 ^2 y, \7 f3 b
  edit中选mirror，左键点击需要放置的器件，就可以把元件从顶部放置到底部3 a  L" m$ A- Q- N5 N" n
10. pads的PCB怎样导入ALLEGRO里呢
$ w- @- Q5 L1 f! [# A如果Allegro是15.1版本的,则需要将PADS的文件Exprot出PowerPCB5.0版本的*asc文档,将Allegro 安装路径下
# ]1 D- j! X: ^$ t的pads_in.ini文件复制到*asc文档所在的文件夹里,打开Allegro,执行:File/Import/Pads...,出现对话框,PADS ASCII input file一栏选Exprot出的*asc文档, options file 一栏选文件夹里pads_in.ini文件,Run 即可。新建一个BRD文件（空板文件），存放到某指定路径；并把库的路径也指定到这里；然后把要转的ASC文件也存放到这个路径下。总之把要用的文件，要设的路径都存到、指定到一个地方，（INI文件不需要存这里）再转位号就不会变空了。4 m& r+ A- I6 r& m! ^2 n
作者: niliudehe    时间: 2013-3-8 16:45
11. 在allegro中怎么把别人板子上的元件拷贝下来。
7 X. ?* H6 h* S, {7 Y   你可以把需要用得封装从pcb中给导出来
7 N/ c- C; B* T0 R5 O' Yfile－export－library。记得导入后要刷新封装库
( q3 L8 S0 u8 N5 f& Y6 {2 e12. 1.花焊盘:# g2 m  M5 E0 d# k' U
花焊盘，也叫散热焊盘，Thermal Pad，是多层板内层通过过孔同其他层连接的方式，有时焊盘同铜皮的连接也使用。采用花形，是因为金属化中工艺的要求。
8 V4 i: a7 Y0 @在allegro里又叫Flash Pad，是指过孔或元件引脚与铜箔的一种连接方式。
; r6 U8 S3 H4 F$ E2 j其目的有几个，一是为了避免由于元件引脚与大面积铜箔直接相连，而使焊接过程元件焊盘散热太快，导致焊接不良或SMD元件两侧散热不均而翘起。2 r; }: y* i& o/ g8 z7 }8 R1 m! U4 V
二是因为电器设备工作过程中，由于热涨冷缩导致内层的铜箔伸缩作用，加载在孔壁，会使孔内铜箔连接连接强度降低，使用散热焊盘即可减少这种作用对孔内铜箔连接强度的影响- N: Y9 P/ t0 O! @% G8 V2 Y4 r
2。扇出(FANOUT)设计【ye】0 }3 }- V8 j- C! d' n
在扇出设计阶段，要使自动布线工具能对元件引脚进行连接，表面贴装器件的每一个引脚至少应有一个过孔，以便在需要更多的连接时，电路板能够进行内层连接、在线测试(ICT)和电路再处理。 * n1 @5 [9 I% w# T8 q0 E: ^
为了使自动布线工具效率最高，一定要尽可能使用最大的过孔尺寸和印制线，间隔设置为50mil较为理想。要采用使布线路径数最大的过孔类型。进行扇出设计时，要考虑到电路在线测试问题。测试夹具可能很昂贵，而且通常是在即将投入全面生产时才会订购，如果这时候才考虑添加节点以实现100%可测试性就太晚了。
/ d4 B/ ]$ z0 q9 A2 \) N: p* T1 S: |经过慎重考虑和预测，电路在线测试的设计可在设计初期进行，在生产过程后期实现，根据布线路径和电路在线测试来确定过孔扇出类型，电源和接地也会影响到布线和扇出设计。为降低滤波电容器连接线产生的感抗，过孔应尽可能靠近表面贴装器件的引脚，必要时可采用手动布线，这可能会对原来设想的布线路径产生影响，甚至可能会导致你重新考虑使用哪种过孔，因此必须考虑过孔和引脚感抗间的关系并设定过孔规格的优先级。3 G1 t2 i! u; A
3.allegro中如何建金手指？【j2k】
% A$ b& ]/ T$ b7 H- _% a- j" C4 T% Y做金手指的步骤是：
3 {9 H7 \6 U. ?: h9 K  l- g, s1。建shape symbol，金手指上pad的外形
6 I) t% a) P# t9 t* w+ g% j2。建金手指pad，外形调刚才建的pad的shape symbol& R3 W8 }4 ]0 I( F
3。建package symbol，把建好的pad精确定位放好就可以了
* }$ m: P- T/ G& O3 N4。在金手指区域加防旱层，不用开钢板层的，# Y- V: k4 L0 X/ C) M0 d; J& m
5。Create symbos就可以了
$ J, N* x2 J% x/ j, |
作者: niliudehe    时间: 2013-3-8 16:46
4.Allegro中常见的文件格式[j2k]- o& L9 g# Y+ n& K9 |6 i, y
allegro/APD.jrl ： 记录开启 Allegro/APD 期间每一个执行动作的 command .
6 _# h. _& P8 U1 I6 q3 m6 X              产生在每一次新开启 Allegro/APD 的现行工作目录下 .
7 _/ v- m: B* }, b4 X3 kenv ： 存在 pcbenv 下,无扩展名,环境设定档.0 L* V5 m# e! p7 }5 n( I' q
allegro/APD.ini ： 存在 pcbenv 下,记录 menu 的设定.
1 H0 I$ Q0 t3 I1 eallegro/APD.geo ： 存在 pcbenv 下,记录窗口的位置.$ c) f5 I' j% m" N+ [$ f* C' [0 u
master.tag ： 开启 Allegro/APD 期间产生的文字文件 ,记录最后一次存盘的 database' ]- m1 a8 Q0 ^1 f( i
文件名称,下次开启 Allegro/APD 会将档案 load 进来.从 Allegro/APD.ini' W% L7 m5 g/ m5 \& X
搜寻 directory = 即可知道 Master.tag 存在的位置 ., F: p' a) `% G
lallegro.col ： 存在 pcbenv 下,从设定颜色的调色盘 Read Local 所写出的档案.只会影# c0 D( F: S6 E' S/ B5 ?
响到调色盘的 24 色而不会影响 class/subclass 的设定.  d, s" Y5 \+ R' ?( i$ e) U8 Y3 x
.brd ： board file (Allegro)." N# F& a/ I! T9 {4 G! C- n' F
.mcm ： multi-chip module (APD) ,design file.
/ ^4 z$ I; H8 e* W.log ： 记录数据处理过程及结果.) ^0 j1 i2 G; F, s7 {/ q
.art ： artwork 檔.
, a: R( N8 X; L9 z- g.txt ： 文字文件,如参数数据,device 文件 .. 等.
" L1 s" o6 T' D) t! ~  g9 `1 d1 B.tap ： NC drill 的文字文件.5 u3 J* `7 S4 b, P( q' J
.dat ： 资料文件.
3 u. W/ `- z( e.scr ： script 或 macro 记录文件.
( Z+ f- ]5 u$ B5 c1 L2 k; b; N.pad ： padstack 檔.  S7 c, E2 z$ `; K- {; M" ?" L
.dra ： drawing 档, create symbol 前先建 drawing ,之后再 compiled 成 binary symbol 档.. f, x4 q4 t) c9 D( A' K. y& ~
.psm ： package symbol ,实体包装零件.
$ e& o- a! M. ^: U.osm ： format symbol , 制造,组装,logo图形的零件.% E% ?. K6 H6 I% ]( l
.ssm ： shape symbol , 自订 pad 的几何形状,应用在 Padstack Designer.$ r9 Z, r6 W6 D0 @
.bsm ： mechanical symbol , 没有电器特性的零件.# G9 G% H% l8 J" S# n
.fsm ： flash symbol , 负片导通孔的连接方式.8 |, ]4 ]- J& ?3 l( G3 f" B
.mdd ： module ,模块,可在 Allegro 建立,包含已 placed , routed 的数据.2 [% k6 K) T! c
.sav ： corrupt database,当出现此种档案时,表示你的板子的数据结构已经破坏，情况不严重可以用DB Doctor修复7 E: ?+ `- N4 a, `8 V
作者: niliudehe    时间: 2013-3-8 16:47
1、问：我在产生NC TAPE 文件时提示error，但并没有生成NCTAPE.LOG可供查找错误原因，望高手帮助！
: W/ k6 w! P/ F5 J# x答：NCTAPE.LOG的内容其实也就是执行File/Viewlog命令弹出的文本中的内容。您可以通过这个来查看，您不能产生log文件的原因可能是软件的关于TEXT的路径设置有问题。您可以去SETUP/USER PERFERENCE中的CONFIG_PATH进行查看
  ?, [! B& c6 z# r; l5 y2、问：问一个入门的问题：从Capture导入的网表是不是要在Capture里把封装定义好？OrCAD里的封装如何查看？% z6 P9 h  V# N2 `
答：一般在Capture中需要定义属性（在原理图编辑器中选择物件查看他的属性）中选择Cadence-Allegro/SPECCTRAQuest/APD，然后查看PCB Footprint属性，这个属性一般是用来和Allegro中的封装做对应的，也就是这里填入的就是Allegro封装（请注意这里的封装是指的在Layout时候用到的封装）的名称，导出网络表的时候软件会做自动的抓取到生成的网络表中， 这样在Allegro中导入网络表的时候Allegro才知道是抓取哪个元件，
2 A& i! d4 R' v封装有两种：一种是在原理图中用的，一种是在Layout（Allegro）时候用的，我不知道您是希望在ORCAD中查看哪个封装，如果是后者的话在Capture中无法看到，但是如果您建立了Capture CIS的Database的话就可以看到了。% }1 n9 m0 K  i( ?0 @; N/ }( {
3、问：Allegro中的封装和OrCAD里的是否一致？, H  e+ g+ }. P5 \0 h0 S
答：对不起，我想问问您所指的ORCAD的封装是指原理图的封装还是指ORCAD LAYOUT软件的封装呢，如果您是指的原理图中的封装的话那是两个完全不同的概念，一个是用在原理图中，我们叫他元件的SYMBOL，另一个呢是在进行Layout的时候需要用到的。Capture中要做的就是通过PCB Footprint属性进行原理图中的元件的SYMBOL和Allegro的封装进行对应，这样才能顺利的把网络表导入Allegro中。如果您所指的ORCAD LAYOUT中的封装的话，他和Allegro中的封装是不同的，他们是两种不同的Layout软件。) o! N- j! P5 C' j% j4 b/ V
4、问：在输出DXF时，Message Window 已经出现Translation complete…但在View Log里却说
: h1 ~8 W7 J' {+ J; O8 p' Q6 _4 @" wERROR: Invalid program arguments.' b: @4 u2 O1 u- U* s# {
Terminating program.
  ?- @$ L. X5 d请问这是什么原因造成的呢？在增加DXF Layer时是否可以任意加入Subclass？
9 P% b/ L9 Q# E6 u8 }% u答：您的问题是由于有非法的参数设置引起的，具体到哪个参数可能需要看看您的参数设置之后才能知道，您可以把您设置的参数的对话框的图片发给我看看么，或许能帮到您
* I8 {& A5 [. m9 P9 a在增加DXF Layer时是不能任意加入Subclass的，您可以先在Allegro中打开需要导出到DXF文件中的SUBCLASS，然后在启动File/EXPORT/DXF命令进行DXF的导出。
( v, K  i$ z6 p) w1 Q$ }2 r) N5、问：请问~~allegro可以读哪一些netlist的格式？allegro可以读protel的netlist的格式吗？
2 p9 t! F; t  D- e0 D% U7 v- J答：十分抱歉，在Ａllegro中他只能读取他自己特定的网络表的格式，其他的格式网络表是没有办法读取的# t2 Q' f6 s/ `' `; ]
6、问：请问在ALLEGRO中不能像POWER PCB中那样直接给PARTS连NET线吗?一定要转NETLIST才能实现吗?
0 P2 v* I1 t6 G1 L& E# P0 b( M1 n8 s答：在Allegro当中是可以实现手动进行ECO的，但是Cadence的软件的一个很重要的原则是希望您的原理图和PCB保持一致，所以最好是通过在Capture中修改了连接关系，产生网络表，再一次的在Allegro中导入实现.这样才能保证原理图和PCB的一致。
, A$ T+ g6 Z3 F# R7、问：在用Allegro导入DXF文件时感觉兼容性不是很好，要么不能导入要么导入后丢失一些图件，但我用PCAD、POWERPCB、PROTEL都可以正常的导入，不知Allegro在这方面是怎么回事，如果打了补丁不知对这方面是否有所改善，还是有什么其它解决办法。
7 Y( d/ F- ^6 f0 S7 _: l; i7 a答：在DXF的导入方面Allegro是有他的独特之处，您使用的是15.2的版本，这个版本在DXF的方面又增加了些内容，比如您在AUTOCAD中的SYMBOL可以直接导入Allegro当中等等，只是可能不是太稳定，所以非常有必要去下载Allegro的ISR(版本更新包)。
2 b  I# I. @4 [" H0 U8 g% H2 e+ U您目前的问题我建议您可以知会您的机构部门在AUTOCAD中去把所有的东西都打散，应该导入Allegro是没有问题的。* U" B! N- j4 K3 D6 i  `
8、问：在Allegro15.2中用Sub-Drawing导出文件时(在Options勾选了三个选项,在Find里勾选了所有的Object),但是在用Import Sub-Drawing后贴进设计里面的PCB只有零件、文字等，没有了所有的NET，请问这是什么原因，要怎样才能把网络也带走？" X( [5 W, N$ d0 ^1 i0 C
答：Sub-Drawing只是简单的拷贝和粘贴的作用，不涉及到网络的连接关系，所以即使你导出Sub-Drawing的时候勾选了NET也没有用，如果你想拷贝走线，你要勾选的只是CLINE，VIA，就OK了．, }8 d& S* |% W% Q4 Z- L* H
9、问：我有ORCAD 9.2 做的原理图文件 ,没有原理图零件库,在ALLEGRO 15.2 里用CAPTURE CIS 直接导(第二种方法不是OTHER处)网络表老是提示一些封装方面的错误.有什么办法?
8 O) h1 X! r2 Q答：新转法比较注重在原理图里的编辑，特别是元件部分，新转法的主要注意事项也就是元件的封装，同一个封装内，不允许有重复的PIN NUMBER，如果PIN的类型不是POWER，那么他们的PIN NAME也不允许重复，之前的ＥＥ用老版本的Ｃapture一般都会有偷懒的习惯，所以才会有这些麻烦，所以你只有修正这些错误才能正确的使用新转法导入. ?9 K( z" B, C: V' w8 y  X  `
10、问：我在做smt长方形pad的时候发现只有填写宽度，高度，那长度怎麽没有填写了，是不是这里的高度就代表了pad的长度了。
6 z2 |" r! N- ?0 L1 \/ F答：没错，因为PAD是二维的没有高度的概念。长方形的PAD只有长X宽，就可以表示了。
: X; D1 `7 ^! J, S# J  y11、问：用ALLEGRO15.2一段时间了，也遇到不少的问题，其中比较多的就是Shape的问题，经常画好整个Shape的外框后但不自动填充，就在Boundary Top层有个刚画的OUTLINE，有时弄几下又可以敷满，但是只要一修改马上又变没了，同时在Drawing Option的Out of date shapes项也看到有指示，请问这究竟是什么问题啊？这些铜为何这么容易Out of date shape？3 B  }+ y5 G4 w5 i6 N/ X& ]
答：就目前来说我们也有些客户遇到了类似的问题，一般产生的原因是由于Ａllegro15.2版本本身的BUG，所以，您需要更新一下Ａllegro15.2的版本
/ r+ H6 E1 s7 N+ i12、问：能不能在下个版本里面，在pin上能显示出网络名，像protel里都能显示出来。那样子很方便画线。' r3 ~6 u* P; s
答：allegro中在走线模式下，当您选中PIN去走线进，右侧的option栏会及时提示该NET的名称。 同时您也可以用查询模式去查NET或PIN。
) S" ]- x* b: M. r13、问：我的板子上有200组差分线，每组间距要求大于40mil，如何有效更快的设置规则？
! o7 Z9 t3 v/ p; L+ u答：您可以用allegro constraint manager的Group功能实现快速设置。2 l1 u# v' }9 e, ~: b( a
14、问：在allegro package 即是元件封装编辑里做修改元件封装上的PAD不能一次全部改，只能一次改一个。在.brd里又可以改，是不是哪里没设好的问题呢？7 f+ l( _4 q, Z! N5 W) L/ m, F5 k: ^
答：用Tools/padstack中去一次性或选择LIST去更改的。) M* C2 |4 J2 f: V6 a7 O
15、问：怎样才能打开Allegro中的封装库?
% ]( [, ^( H+ X7 J答：allegro的封装是由很多部份组成的,要打开FOOTPRINT请用allegro中的FILE/OPNE然后选取TYPE为DRA即可' j! Z1 t4 X/ _8 p  E( e) M1 v
16、问：在CCONSOLE WINDOW中输入X 100 100 总是提示下面的内容,应如何输入呢 ?
% L) C1 w8 u/ r9 C2 C. l) mCommand > X 100 100- s+ @, g- e2 w9 a
E- Command not found: X 100 100
. D' w0 D; S/ p( e* S- l% N答：应输入小写的X,然后回车,出现一个对话框,再输入,就可以了.
" {3 Y6 H; v& v6 O# Z: o17、问：现在Powerpcb转进Allegro的文件里，那怕用自己做好的有正常Flash焊盘的零件，在内层也只能显示一个十字，不能显示正常的花孔，但出Gerber后用CAM350看又是正常的热焊盘，请问是什么原因，在哪里可以设置或修改？" p3 H" A# C% h2 s4 X- `" ?1 Q7 Z0 K& i
答：PADS转到到allegro后要对PAD作些修改。如SOLDMASK，PASTE MAST等等相对应的PADSTACK应该重新处理一次再update一次
6 M/ ~2 {0 s4 X; f" q3 U18、问：请问关于添加PCB layout type能否具体解释一下# I0 r! y9 c0 L# j- J4 w
Layer Type：
5 S1 F: C: c7 r) V: p$ MCrossover8 i. R9 X+ w8 y) @1 |- b1 Q( O7 m
Bonding Wire
8 t# o" S$ [6 n9 J& c! LMicrowire
9 U# J5 e, I7 N. [  iMultiwire0 K+ ?: S) @( _. O' |! l7 l
Optical Wave Guide1 S( a  \4 F6 v, ]% r0 r, i* Y2 ^
Thermal Glue Coating
) g' L% J, z: b# D答：关于allegro这些设置请参考D:\Cadence\SPB_15.2\share\pcb\text\materials.dat档，用文本编辑器查看即可。* X( F/ E/ j: R& H3 y
19、问：我想请问一下光学定位孔的制作方式。
5 W- ~5 }4 |6 R) y; G答：光学定位孔的制作很简单，和建立PAD及symbol相同，只是每家的大小要求不同，要注意光学孔上下层及周边不允许走线和Placement（可以Route keepout)和SOLDMAST要开就OK了。
9 I: g; b, ?" b: A' x- C20、问：什么我在旧板上做了import netlist和update symbol后就会有零件的定位孔（机构孔）掉了，能有什么方法发现它吗？我的symbol和pad的库是新建的，可能有少pad.我想知道除了目测外，allegro 能提示吗，因为我原来旧板有这些孔的．
, k1 J/ [& [9 }5 `1 }9 G答：allegro在做import netlist 或Update sym,bol后会有LOG文件供参考。可以直接RUN完指令后在FILE/VIEW LOG看到，或直接打开相对应试的LOG文件。; i" V( p  f# {# ~1 Y' W3 h
20、问：Allegro 14.2 和15.2 如何共存？我两个版本都装了，想在不同的时候使用，但现在只有14.2版本可以用，打开15.2版本的时候,就提示我说找不到cdsdoc_sh.dll.，我听说修改一个文件可以达到这个目的，请指教?
9 g, [1 ?' c: v答：产品可以安装在不同的盘中，但是只用一个LICENSE MANAGER文件包，注意的是在使用不同的版本的时候在WIN2000中的操作是右键我的电脑选择属性，选择高级Tab，选择环境变量，修改系统变量中的CDSROOT，如果是要使用14。2的版本则设置为：C：/CADENCE/PSD14.2（我的两个版本都安装在C盘CANDENCE下面），如果是要使用15。1则修改成C：/CADENCE/PSD_15.1即可" r" R3 ]$ r. R4 v( w# }
作者: niliudehe    时间: 2013-3-8 16:48
整理 好辛苦~
作者: cdlyz90    时间: 2013-3-12 16:05
顶楼主！辛苦了！
作者: kathy1976    时间: 2013-7-9 20:12
提示: 作者被禁止或删除 内容自动屏蔽
作者: yanjun2yy    时间: 2013-7-10 17:59
楼主辛苦了
作者: lownece    时间: 2013-10-21 09:14
刚好用得上，顶一个，辛苦了。
作者: kitty_chen    时间: 2014-12-5 11:07
LZ，导出DXF出现这个问题怎么解决啊，您说的参数设置在哪？

{H0F@UPSNV6$9`D}GOY(UDX.jpg (33.85 KB, 下载次数: 6)

{H0F@UPSNV6$9`D}GOY(UDX.jpg
作者: 45027826    时间: 2014-12-19 17:02
8、问：在Allegro15.2中用Sub-Drawing导出文件时(在Options勾选了三个选项,在Find里勾选了所有的Object),但是在用Import Sub-Drawing后贴进设计里面的PCB只有零件、文字等，没有了所有的NET，请问这是什么原因，要怎样才能把网络也带走？
( I2 f% l* b  x( H2 S, d7 T$ C答：Sub-Drawing只是简单的拷贝和粘贴的作用，不涉及到网络的连接关系，所以即使你导出Sub-Drawing的时候勾选了NET也没有用，如果你想拷贝走线，你要勾选的只是CLINE，VIA，就OK了% r8 D$ |9 `' Z" r( ]
请问一下，我加入了，然后这些都没有网络，线都连接到焊盘，还是没网络，怎么才能让他有网络呢
作者: 515462869    时间: 2015-6-26 18:51
谢谢学习- {, v  i! i) B! ?3 J  y% }! l
作者: 155351394    时间: 2019-9-8 13:33
不错



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