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标题: allegro pcb si 仿真中cross section设置 [打印本页]
作者: lihuizju    时间: 2012-11-30 14:32
标题: allegro pcb si 仿真中cross section设置
pcb si 仿真中，cross section的设置中，将层设置成plane和Conductor对仿真结果的影响是什么？有人知道么？
" a. q1 b$ O1 e- V最近在做仿真时，发现如果不在cross section中设置plane，信号线将找不到参考面，会把走线当成microstrip line，得到的阻抗与极其不准确。无论板子的实际叠层结构是怎么样的。4 W) w0 M! V  t1 R4 Y8 Y, r0 O! J
原来的想法是，如果在走线的下方铺铜，那么仿真软件应该能自动将走线算成Micro Strip。但实际结果并不是。非得设置成Plane，Si才会正确识别。这就带来了另一个问题，如果我将Plane中，走线下方挖空，此时Si仿真时，并不会知道下方被挖空了，而 是始终认为是完整平面，仿真结果并不准确。不知道cadence到底是如何想的。
作者: exclaim    时间: 2012-12-26 17:22
欲仿真的走線真實結構下方是平面，那麼疊層設定中就要設定成PLANE，阻抗才會正確。' N) n# g1 p* g2 K# A7 Z# Y
2 Q3 x" U! E3 E0 w0 \* B
如果走線跨過了平面上的裂縫或者平面分割線，則疊層設定中右邊的SHIELD選項<不要>核取，抽取拓撲時在跨越分割處即會以一高阻抗的模型來表現。
作者: lihuizju    时间: 2013-1-11 16:19
exclaim 发表于 2012-12-26 17:22
! k1 f* `- q) w/ s欲仿真的走線真實結構下方是平面，那麼疊層設定中就要設定成PLANE，阻抗才會正確。- i5 @  F! f8 P) o3 g1 O" W5 o

% O9 k( k  h0 y2 O& ]: a, d0 `9 D如果走線跨過了平面上 ...

3 d- R, u- w- i, b/ q不好意思。现在才看到回复。的确如您据说。谢谢！
作者: Gionee    时间: 2013-4-9 15:59




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