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标题: 为什么其他层走线阻抗都正常，然后一进入BOTTOM层阻抗就开始升高啊 [打印本页]

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作者: Dcpc116083330    时间: 2025-11-22 19:17
标题: 为什么其他层走线阻抗都正常，然后一进入BOTTOM层阻抗就开始升高啊
如题。画图画了一半用sigrity对这个部分做了个阻抗分析，线长，相对延迟，组内组间误差都做在误差范围内。小白有些东西理解的还不是很好
5 C+ Q6 E6 X7 r# E" h

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2025-11-22 19:15 上传

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作者: Dcpc116083330    时间: 2025-11-22 20:14
顶一下顶一下

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作者: Dcpc0874891b8    时间: 2025-11-22 20:46
会不会是层叠没设置好？

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作者: Dcpc116083330    时间: 2025-11-22 20:53

Dcpc0874891b8 发表于 2025-11-22 20:46
会不会是层叠没设置好？

; e/ T4 Q2 N9 F1 g: k层叠一开始就设置好了。问题是同一条线，在在TOP层或者SIG04层都是好的，一进入BOTTOM层就开始高阻抗。哎。
1 ?  i* L% ^$ M' L

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作者: Dcpc116083330    时间: 2025-11-23 12:34
顶顶顶顶顶顶

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作者: 小小子    时间: 2025-11-24 15:55
GND5的铜箔铺了吗？

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作者: Trunktren    时间: 2025-11-24 16:02
给你提一点layout建议，感觉你绕线间距都太小了，可能会等长不等时哦。

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作者: Dcpc116083330    时间: 2025-11-24 16:14

Trunktren 发表于 2025-11-24 16:02
( h! K* ~6 q- F* }7 p3 {: E- G给你提一点layout建议，感觉你绕线间距都太小了，可能会等长不等时哦。

4 S" O, c# r! d# y( Z: z0 ]# B2 b3 O佬，我做了相对延迟设置。误差根据时钟线和数据线，组间组内分别做了5mil，50mil的误差设置（ 应该能避免大部分不等时的问题了

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作者: Dcpc116083330    时间: 2025-11-24 18:02

小小子 发表于 2025-11-24 15:55
2 g" ^2 V6 L7 dGND5的铜箔铺了吗？

找到原因了，我蠢了。。GND02铺了两层。我是傻瓜

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作者: Dcpc116083330    时间: 2025-11-24 18:04

Trunktren 发表于 2025-11-24 16:02
给你提一点layout建议，感觉你绕线间距都太小了，可能会等长不等时哦。

& _) z$ g) I* Z2 A+ L& R8 a. z找到问题了。我ben蛋了
  J* i& R' r7 Q4 L$ q  l+ {

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作者: 小小子    时间: 2025-11-24 19:50

Dcpc116083330 发表于 2025-11-24 16:14
0 J& B' Z; R/ P; B佬，我做了相对延迟设置。误差根据时钟线和数据线，组间组内分别做了5mil，50mil的误差设置（ 应该能避免 ...

- a9 X( w8 ~) h& g4 S* U- }* P层主的意思你绕线的间距设置的调小，在信号传输的过程中，铜线间距太小会信号耦合导致实际时序并没有等序
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