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标题: ADC的数据线需要等长吗 [打印本页]
作者: flywinder    时间: 2025-10-31 10:53
标题: ADC的数据线需要等长吗
型号  AD4630-24BBCZ如下图，8根数据线需要参考clk等长吗，* T# J% S- P8 B+ ^7 M0 ?

: p4 x' E' I$ l/ Z+ P6 R2 T8 I0 E ' K. J% `( ]- J- j6 R3 K: }; G8 U! h
作者: huo_xing    时间: 2025-10-31 11:01
这种一看就是并行线。理论上需要，但是实际要不要做看信号速率，不是特别高级的adc一般都可以不做。高速的adc一般是差分输出
作者: 超級狗    时间: 2025-10-31 11:55
本帖最后由 超級狗 于 2025-10-31 13:11 编辑 4 f/ `) s9 _  ?7 J

* v" ~6 a, x5 B% o" VDDR Mode SCK Clock Period = 10ns（約略）+ t% y  Z0 u6 {7 e% J
訊號也就約略 100MHz 等級，理論上與早期 200MHz EDO DRAM 相當。
  Q: H" q% n2 C& m
! a/ I2 o  q* V. ]  e- `7 j5 ?% r& S  X5 N, ^

, {) p3 _" V+ h# Q2 n, L& _4 s
" y5 J" U7 d* ]+ i
; V, e0 M; F8 U! `/ N

ADI AD463x-24 DDR Mode Timing.jpg (76.1 KB, 下载次数: 2)

ADI AD463x-24 DDR Mode Timing.jpg

ADI AD463x-24.pdf

2.49 MB, 下载次数: 0, 下载积分: 威望 -5

作者: 超級狗    时间: 2025-10-31 13:07
之前有人發過這個 PCB Layout Design Guide！
# c9 T5 V! b5 R5 h& y7 w( j
  Q5 ?7 D- c) o( f

SD_MMC_SDIO PCB Layout Rule.jpg (74.13 KB, 下载次数: 2)

SD_MMC_SDIO PCB Layout Rule.jpg

Toradex Layout Design Guide.pdf

1.18 MB, 下载次数: 4, 下载积分: 威望 -5

作者: earth天王    时间: 2025-10-31 13:54
需要高速的adc一般是差分输出
7 ~! `6 Y4 w3 Z% J1 k% w
作者: huo_xing    时间: 2025-10-31 20:36
超級狗 发表于 2025-10-31 11:55
6 T% X' j2 K2 C7 E) FDDR Mode SCK Clock Period = 10ns（約略）+ O6 j* X! Z% a3 l, L
訊號也就約略 100MHz 等級，理論上與早期 200MHz EDO DRAM 相 ...
! C; L3 G: {2 f( V( j4 P3 P
严格来说，等长针对的数据和时钟之间。数据线内部是没有要求的。但是pcb设计为了方便，所有数据时钟打包成一组，方便好记。! V9 f2 w; ^6 N; q$ T+ T' B
就这个图上参数来说，clk和data之间时序要满足tHSD0和tDSDO之间的差值。也就是最小5ns左右。考虑信号过冲，抖动等按1ns算。普通FR4板材，1ns的延时完全可以忽略。
6 g; S0 b- d% d: t7 n
- w# p/ c! V& f
/ k8 n: I1 L5 h5 q" @- z5 y* j. ~
作者: Dcpc086397900    时间: 2025-11-3 18:40
我想说个度的问题。
2 `: D  M- [3 G* a, N: x% `理论上，时钟是为了内部电路接收信号的，因此，采样瞬间，要求采样是我们预期信号。对于频率低的时钟，其实要求很不严格，所以几乎不考虑等长，速度越高，对等长要求越严格。
: N9 K3 `$ ?) o. B6 Q1 P所以要考虑度的问题，就是速度的问题。
作者: 超級狗    时间: 2025-11-4 08:15
Dcpc086397900 发表于 2025-11-3 18:40
- [7 c. K- M/ |  b" C我想说个度的问题。# p$ H& v) G8 I. H- g" k
理论上，时钟是为了内部电路接收信号的，因此，采样瞬间，要求采样是我们预期信号。对 ...

' Z  _  ^4 I. l這裡有個網站可以約略計算等長（Length Maching）的最大容許誤差，計算的原則如下。; I) m( n/ `/ r) A

7 Q3 ~4 C5 W/ t( kLength Matching Rules
! @$ x" c/ @$ x, k4 H& {& d5 H
3 `- Q7 Y1 K7 M" h/ q但切到簡體中文模式，這幾句話就不見了！
& V5 E+ l0 E; p6 ^
4 t8 S# s/ j" _9 M" |4 O$ H# O8 R1 ^7 j# T
, m* B; k# ^* C3 P5 W) ]
狗弟的工作習慣是，最好設設計指導書（Design Guide）中有明確建議，沒有的話就找速度相近的總線建議當參考，再沒有的話才來這種網站算算看。1 V* E. N# W- F: B4 ]% b
( b0 h$ D: V8 {8 |5 K: D
PCB Trace Length Calculator - PCB Tools - Bozhong Materials) D  I" H( T0 S% b: r1 D! B
5 w! s' E% q4 z+ ^7 p$ Z4 ~

& N2 h, S1 f( [. n+ z8 C
/ m. o0 F/ _5 d! @5 B6 k2 |4 R
作者: yangjinxing521    时间: 2025-11-4 09:58
超級狗 发表于 2025-11-4 08:15
1 d: C6 b6 G1 X0 x: E7 i這裡有個網站可以約略計算等長（Length Maching）的最大容許誤差，計算的原則如下。
# y2 W# M) g8 n
) @, q! Z& K! qLength Matching  ...
" Y% \' ~- d; I. H- V- k
大佬请问，这里的信号速度是按芯片的最高频率算的吗？还是最高频率再乘以5，按最高带宽算？" }; Q/ q' Y7 v$ ^
例如：品牌：ST(意法半导体)8 g, i1 \$ S- l  ~+ x' e4 Q; y/ H

系列：STM32L4


( V' L5 X& s6 C/ a/ J

安装类型：SMT

# O. A( {! r" ?2 Y0 F( I7 j

封装/外壳：UFQFPN48_7X7MM_EP

" A! U1 y/ D5 F! E

工作温度：-40℃~+85℃


6 ^% b2 e8 U) ~% h6 M' m- S+ U

接口：CANbus, I²C, IrDA, LINbus, QSPI, SAI, SPI, SWPMI, UART/USART

6 ^/ X( A5 j" a3 e. R

零件状态：Active


( ?; J  G* O0 U) P

CPU内核：ARM Cortex-M4

" P- C: n3 ]8 \5 O3 u, Z

主频速度(Max)：80MHz


4 o6 W2 ^$ Z% J' o# N
作者: huo_xing    时间: 2025-11-4 10:59
yangjinxing521 发表于 2025-11-4 09:58' A. D8 H. Z5 P8 K
大佬请问，这里的信号速度是按芯片的最高频率算的吗？还是最高频率再乘以5，按最高带宽算？
0 r% R7 x8 c! ~例如：品牌 ...

+ p6 w4 j1 v% ]+ S6 C9 L你提的这些接口都是低速外设。pcb上只要连通都不会有大问题。
- `) u  G7 B' r4 D: n' ]( u& t去看mcu的时钟树，上面都有每种功能单元的工作时钟
$ A, j# W8 P% y' v! n
作者: Dcpc103055205    时间: 2025-11-5 09:36
不需要严格等长，但建议尽量控制长度差异在较小范围（如几纳秒的延迟差）。若布线空间允许，可将 8 根数据线和时钟线的长度差异控制在5% 的波长以内（以最高频率计算，实际工程中可放宽到几毫米），以减少潜在的时序偏差。  重点保证每根数据线自身的阻抗连续性（如线宽一致、过孔最少），并做好数字地与模拟地的分区隔离，避免串扰影响采样精度。
作者: huo_xing    时间: 2025-11-5 10:34
Dcpc103055205 发表于 2025-11-5 09:36
7 c! M, u' h$ I. _5 H4 S不需要严格等长，但建议尽量控制长度差异在较小范围（如几纳秒的延迟差）。若布线空间允许，可将 8 根数据 ...
" ~* i9 s" {$ k# q5 ^/ q
几纳秒延时什么概念？常规fr4板材，表层布线1000mil延时167ps。1ns误差对pcb走向来说完全不用考虑。
作者: zhjook    时间: 2025-11-5 12:09
对于并行 信号来是 要求等长的，因为每根  就是一个数据位， 根据时钟  来组成一组 数据，不等长 就会累计时差，时间长了就会累计 出现错码
作者: Dcpc103055205    时间: 2025-11-5 14:09
huo_xing 发表于 2025-11-5 10:344 \1 B  X( m; U! M. d+ s
几纳秒延时什么概念？常规fr4板材，表层布线1000mil延时167ps。1ns误差对pcb走向来说完全不用考虑。

7 ^7 D' e* \3 f& l9 g* L几纳秒延时” 是一个非常微小的时间尺度，1 纳秒（ns）等于10的-9次方，以常见的 FR4 PCB 板材为例，电信号在其中的传播速度约为6 英寸 / 纳秒（或 15 厘米 / 纳秒）。这意味着： • 1 纳秒的延时对应信号在 FR4 板上传播约 6 英寸（约 15 厘米）的距离； • 几纳秒的延时则对应十几到几十厘米的走线长度差异。在 AD4630-24BBCZ 这类中低速 ADC 的布线场景中，几纳秒的延时差异不会对时序造成实质性影响，因此无需严格要求数据线与时钟线等长，只需控制在合理的长度差异范围内即可。(如：若需控制 3 纳秒内的延迟差异，对应走线长度差需控制在18 英寸（约 45 厘米）以内）。0 m, {1 g. ?, C! R( {; q
作者: huo_xing    时间: 2025-11-5 14:34
Dcpc103055205 发表于 2025-11-5 14:09/ g6 t7 x9 k) k- q, z6 ~9 U
几纳秒延时” 是一个非常微小的时间尺度，1 纳秒（ns）等于10的-9次方，以常见的 FR4 PCB 板材为例，电信 ...

: @& O- Y# }0 u除了会问ai，还需要自己会思考。1ns对应15cm走线长度，你知道pcb布线中15cm意味着什么吗？5 n: D  n+ m7 d
需要等长的信号一般都是在同一功能模块或者摆放在附近，这就决定了走线基本长度都差不多的，能把布线误差搞到15cm的可能性有多大？
7 Q" c$ d2 O7 v3 M所以上面最开始就说了ns级延时误差不需要考虑。8 P) D3 Q7 g1 L+ H6 |- b2 p: q
2 R; i7 c( N9 z6 O; e
作者: Dcpc103055205    时间: 2025-11-5 15:08
huo_xing 发表于 2025-11-5 14:34
9 F9 u4 M" }5 b; L& t: `% n* V除了会问ai，还需要自己会思考。1ns对应15cm走线长度，你知道pcb布线中15cm意味着什么吗？- C+ {; y& j$ C8 c
需要等长的信 ...

/ }2 V8 w- [) i& B4 r说的有道理。* K4 A& Z" F0 I$ p5 F& }




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