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标题: 一个CPU可以同时作为三个PCIE从端吗 [打印本页]
作者: 狂羁青马 时间: 2025-9-18 17:57
标题: 一个CPU可以同时作为三个PCIE从端吗
1.CPU的PCIE一般当作主用（RC）,或者当一个从设备（EP）应该也可以，没有用过一个cpu作为三个PCIE的从端（EP）,上游连接三个主进行通信。
作者: huo_xing 时间: 2025-9-18 18:56
不行。用pcie Switch
作者: Dcpc086397900 时间: 2025-9-18 22:50
想法想当的奇特呀，cpu就是主啊，让他做从，是迫不得已，方便一时所需，现在不但要做从，还一仆三主，真是让人迷惑啊
作者: 超級狗 时间: 2025-9-19 07:28
Root Complex (RC) + Multiple Root Port
- q& ^' X7 `- c5 }, C) N+ N" C某些 SoC/CPU 本身有多個 Root Port，CPU 晶片內建多個獨立通道。
' C, I- B7 Y3 t P1 q
作者: 狂羁青马 时间: 2025-9-19 09:51
: N* V, b6 D+ C: G X0 S- T
switch怎么个用法，上游三端口，下游一端口的switch这样吗，有这种用法吗. n8 S' m1 `0 W# S0 a3 B* D1 B6 H( y
作者: 狂羁青马 时间: 2025-9-19 09:52
6 p4 z( v4 ]; n; j: t0 Z9 ~! s这有什么迷惑的呢，cpu跟cpu的通信和高速数据传输啊，只是没这样用过
" s6 b* S6 G) X
作者: Dcpc086397900 时间: 2025-9-19 10:17
当设计使用多CPU的时候，其实通信就是类PCIe总线，具体细节没有研究过。
作者: huo_xing 时间: 2025-9-19 10:23
8 L# l4 E" d, H和你家里的路由器一样。只是功能强大的价格估计比你cpu还贵，还有都是国外牌子
$ R* u* u9 s9 p$ p W j
作者: kuokuo250 时间: 2025-9-19 11:17
$ W F1 w, n0 {: y+ l
交换机也只有一个上游端口啊，他要求是三个上游2 X6 W( N7 c, E9 ]
4 ^) }9 d5 ]# a
作者: 超級狗 时间: 2025-9-19 13:16
% k7 }: K7 u7 u5 w5 h2 ?. {PCIe Switch 應用方塊圖
$ G0 p) o; y( A! P- Q4 |0 d+ d- e( ?; X
+ p# ^3 N" b: Z. s- H9 R
-
PCIe Switch.jpg
(23.65 KB, 下载次数: 2736)
作者: 超級狗 时间: 2025-9-19 13:25
3 G8 f8 L/ I1 }0 [1 S$ w% X& U
PCIe Switch for Cross Link Architecture/ {$ D: b, h# s
3 t+ u" H8 X# p" a/ N) r( G* K! k- e
* N0 q& u$ a! E$ q3 E) |
-
PCIe Switch for Cross Link Architecture.jpg
(49.67 KB, 下载次数: 2730)
作者: huo_xing 时间: 2025-9-19 13:59
, J! I! g# _) M2 g. W2 _7 w
知识该更新了。wan和lan区分是老古董了，现在的路由器所有口都是一样。. a; P, ^1 E2 C& J B- I
作者: 狂羁青马 时间: 2025-9-19 16:05
# |9 Z" G& y6 h& A. r这不还是一个主端口吗
作者: 狂羁青马 时间: 2025-9-19 16:06
! F- O& l* C- |PEX8619可行吗
. ]3 J( D; A$ o3 N2 e
作者: Dcpc086397900 时间: 2025-9-19 17:10
6 Z3 z; v6 c: p$ ]2 T$ W9 v! Z: W- G
十多年前用过，肯定不行。
5 ?4 ^8 v5 d! A
作者: myiccdream 时间: 2025-9-19 17:11
传统的X86 或者 CPU 估计是有困难的。
+ c4 a9 l5 ]! x% n- B: E/ N8 \2 ] ^按照PCIE 的架构。 下游端口需要 锁定上游的 100MHZ时钟 来同步数据， 你这上游3个100Mhz . 3个RST 传递给下游的 1个CPU 。。。。 传统的X86 CPU 估计是找不到这功能。
6 z8 u# B! Y# O如果用FPGA 估计行，
作者: huo_xing 时间: 2025-9-19 20:32
: U* Q# `: q, F. {' W2 ~3 c5 V
大哥，抓重点啊。不是应该去和你们领导询问项目成本吗？- C/ \5 z, i' }. _
把这个switch很高的信息告诉领导，说不定你从这个坑爬出来了。一个高级点的成本估计1k+美刀。便宜的也要上百; \; Z" ?9 f ]5 \, f" D
作者: huo_xing 时间: 2025-9-19 20:33
" d1 ^0 o- H. l3 v
我没记错pcie工作不可以不用同时钟的。时钟可以在数据信号中提取，这是所有高速串行总线的基本功能。+ F% N! C' \: ]/ c3 ^# J O' c
; _" F8 f( N. v3 G' \
作者: 超級狗 时间: 2025-9-19 22:38
' b, K* ~) N6 L! Q6 @: J補充資料：; A! `& R$ N" ~: y: T* s9 C
Multi-Host Sharing of NVMe Drives and GPUs Using PCIe Fabrics1 v f2 i% ]7 h
3 q' \/ W- F4 o. n! I* ~. I# q( u* M5 ]
-
-
Multi-Host-Sharing-of-NVMe-Drives-and-GPUs-Using-PCIe-Fabrics-DS00003702A.pdf
893.76 KB, 下载次数: 0, 下载积分: 威望 -5
作者: 超級狗 时间: 2025-9-19 22:42
) r+ z/ B/ ]- A; j1 @3 S補充資料：
! V# x1 c; d: E/ v5 {Multi-Host System and Intelligent I/O Design with PCI Express
0 z u7 c5 |& T0 m2 I
, }7 \6 E6 j$ X! y4 |- l9 b+ W9 i' g# h9 `$ h+ T9 m
-
-
NTB_Brief_April-05.pdf
208.5 KB, 下载次数: 2, 下载积分: 威望 -5
作者: myiccdream 时间: 2025-9-20 09:25
; C T* a. R+ ` u. e* j6 M高速串行信号有2个时钟域，第一级是从串行的Serdes中用CDR恢复时钟来采样串行数据 第二级要把串行的数据转为并行的32或者64位
8 Y& n, ^0 s- X8 o: a- c这2级时钟是会有一定相位差的。 在PCIE 中最简单的方式就是使用对面提供的100Mhz来同步整个链路
9 U- a. \1 V4 c. n [$ G# e5 X
( m1 P7 e7 g: d+ ?( p! k% G, I如果使用其他的本地时钟或者 全用恢复时钟， 那么要仔细考虑这个后果。
) ]8 |' v, p( V2 _. g
作者: 狂羁青马 时间: 2025-9-20 14:39
myiccdream 发表于 2025-9-19 17:115 ^: D A. V; {( W' c
传统的X86 或者 CPU 估计是有困难的。+ M0 c8 @/ h$ E. q6 w/ {- e* J5 N* |
按照PCIE 的架构。 下游端口需要 锁定上游的 100MHZ时钟 来同步数据 ...
% c3 g) ]' V* s! _2 M1.时钟的话cpu这边有三个PCIE控制器，可以接入外部给进来的三个100MHZ时钟，/ _; Z- ~7 K: e- V2 M, ]
2.rst应该没问题，我只要ep端，CPU提前启动，准备好就行了
) Z7 O& p3 h& X% t3.FPGA要高端才能有多个PCIE硬核，K7这样的FPGA只能接一个PCIE,成本高
3 Y# \, f0 ]5 } M9 A* N5 v5 ~' P
作者: 狂羁青马 时间: 2025-9-20 14:40
5 A3 T! s- B8 d* q5 o' y$ `( Z0 p同源肯定更好，但PCIE规范当中也可以用异步时钟5 ]. O8 \. d$ Y; m
作者: huo_xing 时间: 2025-9-20 16:08
' u% A* w4 N6 |3 J# ?& i5 i按我的理解，pcie工作时钟是从数据恢复出来的。之所以有个100M时钟，一个是可以给其他芯片用，省成本。和网口的125M输出一样。
/ X: d$ O8 b0 F3 a; E+ d另外就是如果系统有时钟同步要求，可以用这个时钟来保证1 Y0 W. a; ^3 f# W; C& x
作者: 超級狗 时间: 2025-9-21 11:36
本帖最后由 超級狗 于 2025-9-21 22:29 编辑 ! {+ {: P& c: ?( i+ Z' E2 y
9 E5 L& n5 u: rPCIe Swicth 支援 Multi-Host 的重要條件6 c4 O5 j7 p" p5 J! i% h3 f
- Non-Transparent Port (NT Port)
- Multi-Root I/O Virtualization (MR-IOV) 非必要
- Non-Transparent Bridge (NTB)
! x4 R& b" i- w! Y1 X& |
4 J! {0 O# L7 ?* K& X& `市售支援 Multi-Host 的 PCIe Switch7 A: q \; H2 n7 @; E
- Broadcom (原 PLX)
5 E1 v1 Y# r& x8 U: O' {8 gPEX9700、PEX9700A、PEX9700B - Microchip (原 IDT)
$ I- k; X& u8 O( ]! L/ |PFX、PSX、PAX 系列
( r, A* s4 E* N
4 K4 E' E0 ]: v5 r" q8 N1 e% c/ ^$ \- @2 C
- Y" e8 g# u9 s" F5 Y
) y; | m; i( Q8 I. y4 b. |8 F
作者: Dcpc086397900 时间: 2025-9-21 12:59
超級狗 发表于 2025-9-21 11:36; i$ m% g. Q" f) p: z2 [6 p
PCIe Swicth 支援 Multi-Host 的重要條件! q! I) v) Q0 N5 ~6 l
Non-Transparent Port (NT Port)
厉害，这是给得想当完备了。0 b5 Z& _( O0 l8 h- v
大家就像楼主的幕僚，提供了全面的信息和多样化的建议。" b. e% F1 W! i: E
旁人从这些高见中，都可以学习到很多知识和了解PCIe的规范。
. s0 \3 ~! I o# Z
作者: 狂羁青马 时间: 2025-9-22 10:12
6 y. d0 }/ u5 U注释一下：CPU这边是多个PCIE控制器，本质还是RC->EP,一对一，只不过三个EP是一个处理器而已
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