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标题: 时钟缓冲器layout走线是否要等长问题请教 [打印本页]
作者: 五个国王    时间: 2025-6-24 09:56
标题: 时钟缓冲器layout走线是否要等长问题请教
如下图所示，CDCLVC1104PWR给4个器件提供25Mhz时钟信号，发现layout时位置不太好摆放在四个器件的中心对称位置，请教一下各位大佬，该时钟信号的layout需要等长吗+ h1 D+ i/ h4 e6 J- v( l$ U- U# G& ~
作者: 五个国王    时间: 2025-6-24 09:58
附图，谢谢
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企业微信截图_1750730104419.png
作者: 五个国王    时间: 2025-6-24 10:00
图片上传，截图好像不能直接粘贴
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企业微信截图_1750730104419.png (49.68 KB, 下载次数: 132)

企业微信截图_1750730104419.png
作者: myiccdream    时间: 2025-6-24 10:11
要不要等长，要看你下一级器件有没有需求时钟同相位
* B' X: O- E( ~你这里面的F28388 和ENET_PHY 是走RMII？ 那你还是 等长吧 ) j) S0 S/ W' t
作者: 五个国王    时间: 2025-6-24 10:50
myiccdream 发表于 2025-6-24 10:11
! ?  p  ]; E6 ~. Y' W要不要等长，要看你下一级器件有没有需求时钟同相位
) Q% b$ s) M1 U: e1 _- r你这里面的F28388 和ENET_PHY 是走RMII？ 那你还是 等 ...

7 N6 b( k) E4 B5 ?  s谢谢，走的都是MII，我看TI官方DEMO倒是没有走等长，在这一块理论知识积累少，有点虚: r/ _+ O/ q* w" q& a, n; c
作者: huo_xing    时间: 2025-6-24 11:20
要看你实际应用。pcb等长除了时序匹配，其他的都是坏处。
作者: myiccdream    时间: 2025-6-24 11:32
五个国王 发表于 2025-6-24 10:50* O" X9 M- Z( T% S; I" r8 }; p* n
谢谢，走的都是MII，我看TI官方DEMO倒是没有走等长，在这一块理论知识积累少，有点虚

2 P! z3 e5 `! I$ ~" R25Mhz 太低了，所以手册一般都没写那个等长。只写了一个同源。或者是不是只要2边的时钟偏差要求一致就行，等版主来解答吧
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作者: huo_xing    时间: 2025-6-24 12:02
五个国王 发表于 2025-6-24 10:50
) H$ F" K+ R+ X& M谢谢，走的都是MII，我看TI官方DEMO倒是没有走等长，在这一块理论知识积累少，有点虚
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搞错问题重点了，不是mii信号。是你这个clk buff后面接的芯片有没有时序要求。另外，mii信号没记错好像是50M，有等长要求的。但是pcb稍微意思意思就行了，误差放到500mil都不会出问题的。基本可以不做6 k8 L# T8 G' y2 V
作者: 五个国王    时间: 2025-6-24 13:07
huo_xing 发表于 2025-6-24 12:02* l: z( g& e& [8 h% O7 K0 z4 a
搞错问题重点了，不是mii信号。是你这个clk buff后面接的芯片有没有时序要求。另外，mii信号没记错好像是 ...
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好的，谢谢，在layout的时候也挺难实现等长的，目前只是要求阻抗50欧。再请问下，这种相关的知识点去哪学习看看+ p( b4 t1 V9 `4 L5 M
作者: 五个国王    时间: 2025-6-24 13:08
myiccdream 发表于 2025-6-24 11:32
; [3 X" W+ R, T' C! Y25Mhz 太低了，所以手册一般都没写那个等长。只写了一个同源。或者是不是只要2边的时钟偏差要求一致就行 ...
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谢谢解答3 P- m, F4 ?: J1 q8 H" W$ C
作者: huo_xing    时间: 2025-6-24 13:21
五个国王 发表于 2025-6-24 13:07+ E$ T3 w  Z* I2 v: |5 @
好的，谢谢，在layout的时候也挺难实现等长的，目前只是要求阻抗50欧。再请问下，这种相关的知识点去哪学 ...

* U! H3 K1 ^7 }& q( e0 Y; I上面说错了，mii信号25M，rmii才是50M。只是等长方面问题可以去专业pcblayout外包公司，一般各种电路设计规范都有。高级的还有si和pi。常规fr4板材传播延时167ps/inch。按这个值针对你这个50M信号就算没有设计要求也可以大概评线长了。: a! ?" C) m  q. w3 s
50M对应信号周期20ns，pcb布线误差按1000mil算，160ps延时相对于20ns是不是可以忽略？5 N- [% r$ K: l* Y1 l4 T
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作者: 五个国王    时间: 2025-6-24 15:22
huo_xing 发表于 2025-6-24 13:21  ^$ A) b' W, O& {0 s) y' n' m
上面说错了，mii信号25M，rmii才是50M。只是等长方面问题可以去专业pcblayout外包公司，一般各种电路设计 ...
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就是找了外包公司，不过现在的外包也是初中级工程师来画，后面才是他们大佬来审核吧，他说他也不太懂，只是觉得等长做不到% _3 k" V. r3 n6 @6 l8 J
作者: Dc2024101522a    时间: 2025-6-25 15:29
大家是不是不在一个频道上？评论中的时钟究竟是芯片XTAL时钟，还是rmii中的CLK时钟信号？楼主说连的是mii，mii不需要外部时钟，如果是RMII，那需要的时钟是50Mhz，这和原理图都对不上吧& h0 n! |5 a6 z8 E- {0 q; ^7 {0 Q

* r0 {9 J/ ]$ f6 ^) A7 N! n如果我没有理解错误的话，这个CDCLVC1104PWR芯片后面出的时钟只是一个25Mhz时钟，是给芯片XTAL时钟，这个时钟不需要做等长啊
作者: 超級狗    时间: 2025-6-26 09:06
本帖最后由 超級狗 于 2025-6-27 00:16 编辑 & `/ p7 _5 K* l# D7 |
! z0 u8 H# L3 k4 f1 P+ \
大家的建議已經足夠，狗弟只是分享一個經驗。
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5 `- N: D5 N' K: m' `) fClock Buffer 能讓輸出的時鐘都同相位，對於時脈需要精準同步的應用非常有用。% s; r( ^4 O6 `5 A  m8 }
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但多路時鐘卻是實打實的方波在板子上面跑。（雖然有的已經有 Slew Rate Control 抑制輻射）
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' n3 e0 P9 ^, J: [& j很久以前，有位同事用了之後，EMI 改到懷疑人生。% Y/ H9 F" e  p

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作者: 五个国王    时间: 2025-6-26 16:27
超級狗 发表于 2025-6-26 09:06
4 j  ~+ U: y1 O% o$ O" \1 g" b/ X大家的建議已經足夠，狗弟只是分享一個經驗。) A2 L' R. c1 s. |6 N' j

& n: k( ?' L# \$ l4 `0 yClock Buffer 能讓輸出的時鐘都同相位，對於時脈需要精準 ...

& L9 a( w! r3 w5 {谢谢狗哥，和我对接的工程师还是做了等长，难为他了，。狗哥意见也是不等长也行是吧，还是100mil以内都行% {* r1 J" O, ?3 K; D
作者: 五个国王    时间: 2025-6-26 16:28
Dc2024101522a 发表于 2025-6-25 15:29* Q# A' p. b  E$ _
大家是不是不在一个频道上？评论中的时钟究竟是芯片XTAL时钟，还是rmii中的CLK时钟信号？楼主说连的是mii， ...
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时钟不用等长吗？我让对接的同事难做了
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作者: 超級狗    时间: 2025-6-26 16:41
五个国王 发表于 2025-6-26 16:27' Z2 c7 @7 Z9 d) t+ D0 l
谢谢狗哥，和我对接的工程师还是做了等长，难为他了，。狗哥意见也是不等长也行是吧，还是100mil以内都 ...
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主要是如大家講的，各個時鐘間有沒有同步的需要，沒有同步需求就不需要等長（Length Matching）。; B1 t! y  V# b; a' Y7 {) J. h

' W+ f' b$ ^% ]/ m& _0 w再則部分人所言，25MHz 也不是很快的時鐘，等長（Length Matching）的限制會比 DDR 或 PCIe 這些總線寬裕很多。: U1 b/ r% c4 B; o( j3 B9 i+ t
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作者: myiccdream    时间: 2025-6-26 16:52
本帖最后由 myiccdream 于 2025-6-26 16:55 编辑 4 E. I. O1 T7 N+ N8 X/ p
五个国王 发表于 2025-6-26 16:277 U; E2 h4 h, r" J& n' S- C
谢谢狗哥，和我对接的工程师还是做了等长，难为他了，。狗哥意见也是不等长也行是吧，还是100mil以内都 ...
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你是MII ，可以不做，但是对于layout来说，算不上什么为难，等长没那么麻烦，分分钟的事情。
0 f1 _0 p* g" P* F; ^8 i9 p而且对于一个做硬件的来说，如果没有把握的事，就要按照最严格的要求去做，我们不是软件，可以天天debug，
5 Z/ ~; F4 Y( l硬件改一次版 那可是老板的嫌弃 和money的支出
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: K9 R0 N2 w: [! ~  cRMII 的要求看这个地方，) M5 s; C- e( u7 M2 |
https://www.intel.cn/content/www ... phy-interfaces.html
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作者: 五个国王    时间: 2025-6-26 17:08
myiccdream 发表于 2025-6-26 16:52' J1 k6 U! x% f5 J$ i4 B  x* ~9 @
你是MII ，可以不做，但是对于layout来说，算不上什么为难，等长没那么麻烦，分分钟的事情。, [" i1 |9 c+ U/ X1 n* }
而且对于一 ...

1 q8 N* F; K* L; z6 i# D好的，谢谢，感觉还是需要学习的东西太多了，这个分享很赞！以后多去上面学习相关标准和规范，严格要求自己6 P5 ]" [! s8 ]& e$ w; ]' |5 o
作者: Dc2024101522a    时间: 2025-6-26 17:46
五个国王 发表于 2025-6-26 16:28
/ x0 a8 x: p6 \. L, a) m时钟不用等长吗？我让对接的同事难做了
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不是啊，有时序要求才需要做等长，而Xtal是芯片总时钟，这个时钟没有必要等长，在一些大型设备中，如果没有时钟同步的需求，经常是一个芯片配一个晶体，哪怕有时钟同步的需求，也不需要强制等长。而像MII、RMII这种做等长是指做组内等长，也就是时钟和信号线等长控制一定长度，以确保建立保持时间满足要求。/ x7 S* u( @) W5 X" p

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2 r; J  c+ k2 X/ q$ ~你需要搞清楚芯片的Xtal时钟和信号clock时钟之间的区别。  s7 L; P- I5 I% Z% B( r, C




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