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标题: 关于压降仿真的问题 [打印本页]
作者: 下课逮个鱼    时间: 2025-6-23 19:03
标题: 关于压降仿真的问题
请问大家在power dc中对有反馈的VRM进行压降仿真时，是先正常设置VRM和sink，然后如果仿真超标之后在sense pin这里再加端口进行补偿吗，还是直接再电感后加端口进行仿真
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作者: maidoujsjs    时间: 2025-6-24 15:45
1.先设置sense再仿
作者: maidoujsjs    时间: 2025-6-24 15:46
maidoujsjs 发表于 2025-6-24 15:45$ F% h$ ?  r/ R7 i5 b0 p
1.先设置sense再仿
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2.sense点取决于PCB上，电源网络的物理连接位置) ?" Q% Y8 {( {6 c
作者: 下课逮个鱼    时间: 2025-6-24 19:07
maidoujsjs 发表于 2025-6-24 15:46
% [1 K" K% \+ P& s- |2.sense点取决于PCB上，电源网络的物理连接位置
4 }3 V/ _5 J3 w" s
那请问在仿真PDN阻抗的时候，1.对于开路阻抗需要选择电感前的网络吗，还是直接选择电感后的网络。2.仿真短路PDN阻抗时，直接再反馈处设置VRM仿真就可以吗。
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作者: maidoujsjs    时间: 2025-6-25 08:45
下课逮个鱼 发表于 2025-6-24 19:07
$ y7 X1 ^6 w0 T7 a) P  v那请问在仿真PDN阻抗的时候，1.对于开路阻抗需要选择电感前的网络吗，还是直接选择电感后的网络。2.仿真 ...

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作者: 下课逮个鱼    时间: 2025-6-25 15:47
maidoujsjs 发表于 2025-6-25 08:455 g, @  V0 A3 o% Y
1.PDN阻抗主要评估的是去耦效果，通常选电感后面。2.PDN短路阻抗，没理解这么操作的理由
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短路阻抗不是要将VRM端短路之后仿真才能得到短路时的PDN阻抗吗，对于有反馈的VRM是不是在反馈处设置短路，而不是在VRM的引脚处设置短路然后仿真。
作者: maidoujsjs    时间: 2025-6-26 09:27
下课逮个鱼 发表于 2025-6-25 15:47, P, g" I8 O- E: T5 V
短路阻抗不是要将VRM端短路之后仿真才能得到短路时的PDN阻抗吗，对于有反馈的VRM是不是在反馈处设置短路 ...
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没仿过短路阻抗，通常只是把端口阻抗改为0.1Ohm' z3 c( ]4 N" _
作者: 下课逮个鱼    时间: 2025-6-26 18:41
maidoujsjs 发表于 2025-6-26 09:279 e; ]; A$ b5 Z
没仿过短路阻抗，通常只是把端口阻抗改为0.1Ohm

) E% x4 B1 P' h; A; o' w+ J好的，谢谢
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作者: Dc2025070370a    时间: 2025-7-4 11:05
短路阻抗一般是把端口阻抗改成小电阻(如0.1Ω或者1mΩ)。开路阻抗与短路阻抗的不同主要体现在低频特性上,开路阻抗在低频段趋于无穷大,而短路阻抗则收敛于恒定值。由于VRM和BULK电容并联后输出阻抗在低频段呈现短路特性,因此在工程上短路阻抗分析应用得更普遍一些。



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