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标题: 海思的demo板DDR数据线为什么没有同组同层和绕等长？ [打印本页]
作者: hammer_F    时间: 2025-6-18 15:04
标题: 海思的demo板DDR数据线为什么没有同组同层和绕等长？
最近看到海思HI3519的官方demo板ddr部分数据线并没有做到同组同层和等长，找了好几块官方板子都是这样的，有什么说法吗？. q) @0 C2 u: H/ b

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作者: wen11902    时间: 2025-6-18 17:05
能做到等时就行，不同层能避开串扰就行。（我自己画是严格同组同层，用等长代替等时，目前没有出现速率不行的）
作者: hammer_F    时间: 2025-6-18 18:00
wen11902 发表于 2025-6-18 17:057 X. p4 z" ~; d/ C# ?, {/ c) n& H
能做到等时就行，不同层能避开串扰就行。（我自己画是严格同组同层，用等长代替等时，目前没有出现速率不行 ...

; R9 a0 w4 U/ T1 s! T那请问这个等时在画板时怎么实现的
作者: 超級狗    时间: 2025-6-19 07:47
本帖最后由 超級狗 于 2025-6-20 10:08 编辑   U/ ?( u/ W# R& M7 z9 ~! `
- w( k  ]2 I1 I
DDR4 Deskew
7 ~* A5 f2 x7 N8 ?* _Read deskew training
3 ]# ?6 e0 N& T( iThe read DQ deskew training compensates for the delay differences, primarily caused by board routing and SDRAM DQ output skew, among the DQ lanes during reads. The read deskew must not be skipped in silicon, even on systems without much skew between lanes.5 W# Q' m% z3 T8 T: B, Z- {

( j, B1 L* R. ]4 B& v* nDDR4 有 Deskew 功能，但即便有 Deskew 也不代表走線可以不用顧慮等長（Length Matching），補償（Compensation）能力還是有極限的。* X, W5 a; ]2 e
' g7 |! A' {# L# r0 l9 X9 S7 N
另一個考量是芯片電路設計、芯片封裝、畫板走線、連接器、溫度...等諸多因素，都會影響不同 bit 間的延遲（Delay），你不能一個人就把所有的裕度（Tolerance）用完，留一點給別人呀～
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9 p1 T  \7 t& J3 x( f2 f- F

9 S3 I3 p1 q( d4 m簡單來說，DDR4 走線不等長（Length Matching）不一定會出事，但你每次都毫無根據的惡搞就等著出事。8 |0 o6 ?  ^3 v- R

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作者: 超級狗    时间: 2025-6-19 08:28
台雞店（TSMC）7nm DDR4 PHY IP
8 A1 c( h# v2 K0 p7 P2 l% u8 O$ V/ d1 E* |& m% `5 ?
0 ]( M% y: b# o- i
5 T- f' N. z2 x$ m

ddr4-3l-phy-ip-for-tsmc-7nm-br.pdf

186.09 KB, 下载次数: 17, 下载积分: 威望 -5

作者: 超級狗    时间: 2025-6-19 08:33
另一篇關於探討 DDR4 PHY Deskew 的文章！/ h$ v) q" s# O+ }- Z

) C. x; T7 g$ I0 B: d8 ~9 G6 X8 ?' ?/ _- v: P

krivi_wp_enabling3_wo25.pdf

387.29 KB, 下载次数: 11, 下载积分: 威望 -5

作者: Dc2024101522a    时间: 2025-6-19 08:57
不一定需要同层，有一点很关键就是微带线和带状线的光速是不同的，通常认为微带线是空气光速，带状线是半空气光速，如果是不同层的话，内层需要比表面走长一半的长度。可以看一下160和110是不是在不同层4 i  r0 j1 ^0 P2 g7 ?
等长实际上是等时在空间上的体现，如果不同层那最终还是要回归等时设计
作者: wen11902    时间: 2025-6-19 09:13
hammer_F 发表于 2025-6-18 18:001 M  u6 h2 R" c8 ~& X
那请问这个等时在画板时怎么实现的
( h9 c. ~. h; \+ {: t$ W2 G) F- P
找芯片引脚延时，走线自己算，不会算找板厂算，板厂不会算就老实同组同层2 t1 V) u5 v" |. H$ G
作者: wudipk2010    时间: 2025-6-19 11:34
DDR4走线一般不用刻意走等长，控制在一定范围内就行。不光是海思的，很多其他芯片也是这样。
作者: athena_lu    时间: 2025-6-19 15:31
那是有人故意为难我们的嘛 还组内等长，与clk等长。。。
作者: 硬件补丁    时间: 2025-6-19 15:56
Dc2024101522a 发表于 2025-6-19 08:57
6 P- B) }0 M4 Y* y0 d5 [不一定需要同层，有一点很关键就是微带线和带状线的光速是不同的，通常认为微带线是空气光速，带状线是半空 ...
# N" S' h/ j5 e/ C7 I+ M
哪个师傅跟你讲微带线的信号传输速度是带状线信号传输速度的两倍？还是你自己理解错了。SI9000你去看一下就知道快一丢丢而已。人家问的就是为什么不做同层等长，同层等长就意味登时，虽然不是必须的。
1 Z. ?0 W6 l/ ?" _4 P! h/ j
作者: czx08    时间: 2025-6-19 16:10
是不是因为考虑了CPU的pin delay长度
作者: 硬件补丁    时间: 2025-6-19 16:17
超級狗 发表于 2025-6-19 07:47! z0 W- S: V- P$ i
DDR4 Deskew
: s( M8 m/ i/ n, ^0 bRead deskew training7 l$ ]7 h! Z. D1 v
The read DQ deskew training compensates for the delay differences ...
& q# t1 \+ z  ^* L1 A2 V! I
DQS和CLK之间的等长关系较为宽泛（内部有training补偿机制），DQS DQ DM组内通常较为严格（数据组内还可以不严格等长？）intel AMD平台都这样规定，难道他们的phy没有这个功能？
作者: 超級狗    时间: 2025-6-19 19:52
本帖最后由 超級狗 于 2025-6-20 10:58 编辑 , A# ]+ k# p$ h: ^! R
硬件补丁 发表于 2025-6-19 16:17" m0 P& a4 t% }8 D; B3 V
DQS和CLK之间的等长关系较为宽泛（内部有training补偿机制），DQS DQ DM组内通常较为严格（数据组内还可 ...
! ^1 ^  d+ R/ i' c5 i0 E6 i
难道他们的 PHY 没有这个功能？
3 w# d6 M) K3 [; [  z樓主問的是「為什麼可以不等長？」，小弟的回帖僅在說明其原因，請勿進行栽贓及嫁禍！
9 ?, q6 a; l! e1 r: `  c: q9 D4 N9 y/ U/ |0 ]: I6 B7 w$ V
反過來說，除了這些大廠，難道那些名不見經傳的芯片就沒做 Deskew 嗎？# G3 X4 e# n$ U

: h& p  d' M* i! N  o每顆 DDR4 PHY 都有，但這東西不是給眾敗家子們揮霍用的！% J) R5 H" k( L

" A: W0 y0 j/ o/ C; d( N
* }2 f7 C1 N/ W; e" c
作者: 任天堂5    时间: 2025-6-19 22:18
能不能在程序中给它们设延时呢
作者: 硬件补丁    时间: 2025-6-20 10:35
超級狗 发表于 2025-6-19 07:47( u8 T! M% _8 q/ @8 i0 _
DDR4 Deskew3 C/ J' S+ L9 v% Z  e& u
Read deskew training
1 i1 M6 p* b- t% n# [$ u# nThe read DQ deskew training compensates for the delay differences ...
4 e5 U2 r3 l2 L; G$ C4 I
狗哥，无意冒犯！你给的资料写的是per-bit deskew。小弟有疑问，到底这个补偿是通过补偿clk和dqs之间的裕量，还是直接补偿dq和clk之间的裕量，这个涉及到dqs dq dm之间是不是要遵从严格的等长关系。从文档里，我看不出来。这个补偿能力多大，我也看不出来。如果是补偿之前的认知都是dq是采样dqs的，事实上之前的项目也是这么实施的，有此疑问，这个deskew到底是怎么操作的？7 u9 R2 B0 |0 K6 c: h! G) r% N, J
作者: huo_xing    时间: 2025-6-20 10:47
wudipk2010 发表于 2025-6-19 11:34% X& c- D. ^% }: C; h
DDR4走线一般不用刻意走等长，控制在一定范围内就行。不光是海思的，很多其他芯片也是这样。

& b4 _" y0 _$ U2 |6 R! `: T* Q7 a+ o做这个事前咨询下你们软件是否有能力做读写时序匹配。要不肯定是硬件的锅。1 k6 g% w6 B* C2 ^- `, _4 \" B8 C
ddr并行传输的逻辑决定了等长是必须的。但是这个等长是软件实现还是硬件实现都可以。
) U% M! Q. v3 t4 r7 U: x% J( d软件实现本质还是需要硬件支持的。从ddr3规范支持地址线writing leveling功能开始，后面ddr4/5/6开始数据线也有相同功能。
0 s: I' X+ \" I目前国产cpu对我等应用工程师来说是很有好的，厂家或代理提供sdk和pcb中已经做了时序匹配。也就是说只要不动pcb布线这部分调试基本没有难度。这也是大部分国产cpu的应用手册里明确规定ddr相关设计（sch和pcb）最好照抄的原因，如果改动前最好先咨询清楚
1 E/ r+ R" O: m) L
作者: 超級狗    时间: 2025-6-24 09:30
本帖最后由 超級狗 于 2025-6-26 07:55 编辑 7 M7 }9 q1 O# _2 S! A! A' g
硬件补丁 发表于 2025-6-20 10:35
; H$ J# c+ I' a8 j狗哥，无意冒犯！你给的资料写的是per-bit deskew。小弟有疑问，到底这个补偿是通过补偿clk和dqs之间的裕 ...
. B& [/ f. Z7 s9 ^3 D
DDR4 DQ Deskew/ k3 ~9 S6 o/ G3 z! v! j$ j
對通道內的各個 bit 做 Deskew 對齊。% V( e1 {- g2 V$ I2 F
8 p6 F7 ~2 I7 p2 {6 a; @% P
DDR4 DQS Deskew$ |% P" V" |! B" ^/ N
通道內各個 bit Deskew 對齊後，不同通道間也要 Deskew 對齊，資料才不會有錯誤。
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作者: 超級狗    时间: 2025-6-24 09:43
本帖最后由 超級狗 于 2025-6-24 11:52 编辑
4 D  n3 n: r( w3 E
这个补偿能力多大，我也看不出来。
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一般 DDR4 PHY Deskew 補償能力
( w% n( G- P; f8 }3 n有多少 Step 的補償能力，各家芯片的設計不一。& t* k0 e( t- r# P

, n- H2 F$ T8 W9 R1 b# l每個 Step 延遲（Delay）時間是用 Delay Line 達成的，所以各家芯片設計出來的延遲（Delay）時間也未必會相同。$ _& t* O9 H. ^$ l( P
) B- v- @: D+ o( z4 |" ~3 s8 a

4 ?- Y0 b. r  u: w2 Q
作者: wudipk2010    时间: 2025-6-24 09:45
huo_xing 发表于 2025-6-20 10:47
% m  u5 O$ A0 I; {2 f. X# A做这个事前咨询下你们软件是否有能力做读写时序匹配。要不肯定是硬件的锅。$ g5 l2 E9 A0 k, e" z2 l1 o" ^
ddr并行传输的逻辑决定了等 ...

# F  V. R6 H. J% T/ _1 h# J国产cpu必须这样搞，不然就会丢失很多用户。现在国产cpu不光给出各种demo板，还要分不同的ddr（ddr3 ddr4 lpddr4）demo板，甚至还要指定了ddr型号列表。这么做的好处就是硬件初级工程师都能拿来就用。我画cpu板子很多，目前接手的板子 海思、爱芯、君正、全志、地平线之类的官方demo都不做严格的等长（一般300mil之内，有的芯片甚至可到500mil都可以），也有严格等长的，比如瑞芯微。然后画完板子，芯片原厂还要给用户做原理图检查和pcb检查，服务都是一套一套的。就是为了让用户首板pcb就成功，大大缩短项目开发周期。
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作者: huo_xing    时间: 2025-6-24 10:00
wudipk2010 发表于 2025-6-24 09:458 q0 S# |2 P$ r/ U3 J
国产cpu必须这样搞，不然就会丢失很多用户。现在国产cpu不光给出各种demo板，还要分不同的ddr（ddr3 ddr4 ...
+ f3 j, O1 ~/ A: S
话不能这么说。都2025年了，应该说老外的技术壁垒主义行不通了。中国崛起的秘密把高技术的东西搞成白菜价，低技术的搞成免费。* N) P$ M7 s% `
这样弄不论是站在国家角度还是个人角度都是有利的。因为世界本质是物质的，只有物质多了才能过的好" }1 o* f1 P0 ]" l1 J: k/ W7 @
作者: 硬件补丁    时间: 2025-6-24 10:12
超級狗 发表于 2025-6-24 09:43- j9 H/ r, H9 E) W1 ^) ]2 X$ q# b
一般 DDR4 PHY Deskew 補償能力
  • 10ps / step ~ 20ps step
  • 32 step ~ 128 step 補償能力
    • ; M. T1 W) A# q( P. {( O! _. C; x
    感谢狗哥的耐心解答，get到新的老知识了！从狗哥给出的补偿能力看，DQ组内的补偿能力其实也没有很强，较为严格的等长还是要做的。厚着脸皮再问一嘴，有补偿能力相关的文档介绍吗？( ]. J( A# C0 M; R

    6 o; a$ X; q# L. P2 ?0 ^
    作者: 超級狗    时间: 2025-6-24 12:23
    本帖最后由 超級狗 于 2025-6-25 12:25 编辑 3 l% ]5 e! [; `3 ~, g. O5 k' N7 Y
    硬件补丁 发表于 2025-6-24 10:12
      g+ k. k8 S1 a- T/ l# U' n7 _感谢狗哥的耐心解答，get到新的老知识了！从狗哥给出的补偿能力看，DQ组内的补偿能力其实也没有很强，较 ...

    1 f% w' [( U& [; S; @Deskew Training 是由硬賤做掉的，芯片設計通常會有寄存器記下 Training 後的結果。有的芯片設計允許讓軟賤修改寄存器內容，但這僅是為了芯片商內部做偵錯用，這些寄存器通常不會公開在規格書上，他們不會讓客戶去動這些東西。, s# X. Y6 F4 E, J& ]5 ?# m# p
    8 B8 Q: U, s5 I
    等時（Timing Matching）設計- L! F" |7 Q4 A& r! ^
    所謂等時（Timing Macthing）設計，就是有芯片原廠的 IBIS 模型，透過 Mentor Graphic HyperLynx 這類的模擬軟件，做芯片對芯片的等時（Timing Macthing）檢查，以確保整個設計能符合需求。
    ) w5 T4 c" |  \4 l* K/ y3 G% T% P0 o6 w8 ^
    IBIS 模型內藏有很多芯片特性的密秘，競爭對手拿到的話，就能知道你的芯片設計得有多好或多爛了。, n; D7 I  @1 j6 h1 A. n" q6 \
    : L  |' y* X+ j1 R2 w4 E
    5 e! R$ y% z; i7 \

    7 l4 x' S$ L  [1 a. g1 B即便一級大廠、原廠也未必會釋出 IBIS 模型給你，通常是客戶把 PCB Layout 給原廠，他們幫你做模擬並指導修改。/ F. Q$ X/ f2 V0 K; c+ h" c
    & K# P" S4 K# I
    小弟在鎮輔司時，專為聯法克（Meadiatek）挑糞（設計公板），PCB Layout 都必須送給合肥的某一票人做檢查，模擬都過了他們才放行洗板。
    + ~0 P# K, f8 ?/ t* Q
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    * ?3 V  M. U& F0 D. w6 R9 \( X8 q+ w7 M8 F" O, Q1 C3 ~
    4 W- K( a9 }9 V. l0 [+ [
    / z3 y" L$ f% y& @/ U* A& b8 L
    作者: 超級狗    时间: 2025-6-24 12:30
    本帖最后由 超級狗 于 2025-6-24 12:43 编辑 7 p5 P! A6 O6 P1 A1 i+ k
    有补偿能力相关的文档介绍吗？

      Z3 J' b4 P! \7 Y8 [  [前面那篇探討 DDR4 PHY Deskew 的文檔是最典型的。
    ' A# `6 \' Q% }: k
    , i* Q5 [% S* X8 O要更多、我就得再回狗糧倉庫翻找一下，萬一狗弟被土石流活埋了，就請哥另覓高人了。
    0 [! P, A+ u) V5 d6 E' \: i9 q  I- K* k; o+ a  O: F4 Y
    作者: 硬件补丁    时间: 2025-6-24 14:34
    超級狗 发表于 2025-6-24 12:236 P  c- m% y8 ^. k  j
    Deskew Training 是由硬賤做掉的，芯片設計通常會有寄存器記下 Training 後的結果。有的芯片設計允許讓軟 ...
    : Q6 u+ O6 U7 {! A- T" c
    感谢长文回复，IBIS现在都不太好拿的到了，大部分给出的都是分模块给snp文件了。ibis有了，基本这个芯片在无源方面是没有什么秘密了。5 V( n0 n& X& \. ?8 \: V9 T
    狗哥经验丰富，常向你请教。
    作者: 硬件补丁    时间: 2025-6-24 14:49
    超級狗 发表于 2025-6-24 12:30  X6 [* a# L: x1 m2 E. F
    前面那篇探討 DDR4 PHY Deskew 的文檔是最典型的。9 [4 L9 ]1 d) t) {7 ?3 W/ m; U, e
    9 x3 l' s1 D3 T8 ^" C
    要更多、我就得再回狗糧倉庫翻找一下，萬一狗弟被 ...
    . ~; N; f: \4 P: `& L) {' O/ m. F
    huo_xing兄弟有分享自己的一些工作经历和感悟，感谢分享。其实入迷不入迷，源于人类对未知的猎奇心理，和工作岗位没什么太多关系。你是从PCB走向应用，我是从应用走向各个子模块：EMC PI SI 散热仿真 PCB，各自有各自的特点，目前市场上有PCIE4.0 5.0了其实对于PCB来说，其实也有一定的难度。其实如果站在另外一个角度，如果单纯地养家糊口，这些手段并无本质地区别。
    9 b1 Q- v. l. h8 Q
    ; g2 h0 o; `8 u6 n+ d  t
    作者: 超級狗    时间: 2025-6-25 12:47
    本帖最后由 超級狗 于 2025-6-25 17:23 编辑 ) K. Z" |# r6 O" k; j
    硬件补丁 发表于 2025-6-24 14:497 k! q' _% c4 j- r
    huo_xing兄弟有分享自己的一些工作经历和感悟，感谢分享。其实入迷不入迷，源于人类对未知的猎奇心理，和 ...
    3 q3 Z9 P2 a( e
    不要求對技術能多深入，至少每個問題都能瞭解其原由，就不會一天到晚抱怨別人是在為難你；也不會有那種，看到別人不等長都可以差到 100mil 以上，我下次也可以這樣搞的思維。9 K' ?* K. i  y  Q0 B* j. ^7 i$ c: W

    1 O. G/ N* G$ ^0 L9 [
    9 `2 k5 V5 ^$ y9 _+ ^. H
    $ r3 _+ d8 Y6 J5 K& {4 `我本來也是想提出同樣的問題，「有人知道海獅的芯片 Deskew 能力補償到什麼程度嗎？」。/ n( ^/ f$ Z/ ~

    2 W% Q1 `1 W4 {後來想想，問完全倒也挺沒意思的。
    , U: D) R+ D1 T: L( [& N3 [5 N* x8 ~- y
    還是補丁兄弟比較顧人怨，硬是要打破砂鍋問到底。4 ?* f: s+ T+ S" e
    : p, L( `: c- N2 N9 C  e
    & R9 ~% ^7 q, S6 m7 J3 T: h6 f
    7 \) y1 V6 ^( j: f: G% o
    作者: huo_xing    时间: 2025-6-25 14:10
    超級狗 发表于 2025-6-25 12:47, O+ `3 v1 v9 b# @% G/ `
    不要求對技術能多深入，至少每個問題都能瞭解其原由，就不會一天到晚抱怨別人是在為難你；也不會有那種， ...
    ) f# p. c/ L' o2 V1 L/ W
    能发现“自我感动”式学习/工作时才可以说人开窍了+ q. {4 R- n5 M
    作者: 硬件补丁    时间: 2025-6-25 17:14
    超級狗 发表于 2025-6-25 12:47( D. K. h9 V. ~, U6 X7 S
    不要求對技術能多深入，至少每個問題都能瞭解其原由，就不會一天到晚抱怨別人是在為難你；也不會有那種， ...
    * ^! a4 e1 j4 F- f5 k" o
    狗哥是大神，逮着机会了就顺势耍点无赖多问点问题。可能是长期学习和工作习惯，很多事其实也没必要这么清楚。有时候会处理一些量产问题，比如单纯的一个电阻失效。你不分析清楚，这个问题就得不到真正的解决，而这个分析出器件级失效就涉及到很多知识了。长期的探究，总会做出更加稳定皮实的产品。



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