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标题: 请教时钟线上高频滤波电容和电阻的选择 [打印本页]
作者: 路人丙    时间: 2008-7-20 19:18
标题: 请教时钟线上高频滤波电容和电阻的选择
请教时钟线上高频滤波电容的选择：我本人手头上现在有块板主CPU时钟是60M的，还有2个PHY的时钟是25M，PHY还有接受时钟和发送时钟（可以是2.5M，25M和125M的，分别对应的速度是10M/100M/1000M的网络传输），我们做IEMI测试发现是125M，250M，375M，500M，675M几个点超标，明显是125M出了问题，CPU用的60M有源晶体，2个PHY公用一个25M的有源晶体，请问高手我在这里主要时钟线上该怎么样匹配电阻和电容（原来只是始端串接22，我试过33，50，100，330的电阻但是效果不是很好），主要的时钟线有CPU-60M，PHY-25M，PHY0-TXC，PHY0-RXC，PHY1-TXC，PHY1-RXC，电容的计算公式是怎么样的呢？是f=1/2π*根号下LC的吗？电阻是要仿真得出的，有比较好的经验直吗？我是这样匹配的，时钟线两边有串接电阻，靠近晶体的电阻接电容，这样匹配合适吗？电阻电容直是怎么样的公式确定的呢？比如我想把125M的滤波掉，怎么样确定电容直呢，用哪个公式计算呢？还有电阻呢？请大家指教，谢谢！！！！！！！
作者: libsuo    时间: 2008-7-21 10:12
你讲的好乱，贴图上来大家帮你分析吧。原理图的对应部分就可以了，方便就把PCB部分的也贴上来。
作者: _hhh_    时间: 2008-7-21 13:34
提示: 作者被禁止或删除 内容自动屏蔽
作者: 路人丙    时间: 2008-7-21 13:43
标题: 谢谢斑竹的热心回帖，贴图如下
谢谢斑竹的热心回帖，贴图如下：' ^7 D' J' C) K. |* e
! t1 ], B& R5 D% ?- y

( }! y' @, Q/ n6 p' G, |' {

CPU-CLK(60M).jpg (33.13 KB, 下载次数: 15)

CPU-CLK(60M).jpg
作者: 路人丙    时间: 2008-7-21 13:46
标题: PHY的
2个PHY的发送和接受时钟
6 y  w" a1 u% D& h
! ?, ^  t, p" q! {" j( [; z9 R* D+ b' O# X9 C" a3 L8 j# Y
2个PHY公共的主时钟25M. r; ~3 ^+ ^" w# C$ k: H2 s

( o+ q) t5 v8 E3 N; c" y; K
  X& l8 \6 v4 q# n1 Q8 \1 s5 [
0 D8 t/ \" X' c  {2 L1 n! t6 \2 W2 k+ [, k& B! F
:你用的一驱动多网络，比较不合适，可以考虑用一个时钟buffer,这样设计不能保证芯片接收端的信号质量，你可以提供PHY20M接受端的时钟信号。, U; m- y5 b* h0 v4 f' ]0 V

5 C3 ?( v$ M+ D7 Q+ q2 v8 t×××××××××××××××××25M的电源滤波×××××××××××××××××3 U# W+ O/ q- P6 v  m
& C6 @* ?1 n* ~9 S; p
增加100n的试试，感觉你的时钟处理比较简单。你再测试一下3.3V的电源汶波，时钟芯片通常做派滤波，要不你更换一个25M的时钟晶振。
6 N$ h2 S% B. V( _& o$ T: D% I
- Z. s, j2 R$ z& t, H5 `  C# Z3 g3 {8 X
7 U4 A$ Q( n4 i
**************************************************************************************
* C7 G6 d; P$ j2 S9 ], p: x& o6 a3 P/ [7 _# c$ ]; g
[ 本帖最后由 liqiangln 于 2008-7-22 09:15 编辑 ]

PHY0.jpg (87.8 KB, 下载次数: 1)

PHY0.jpg

phy-clk(25M).jpg (42.23 KB, 下载次数: 4)

phy-clk(25M).jpg
作者: 路人丙    时间: 2008-7-21 14:53
标题: PCB上主要时钟线图片
9 F1 ]' g' U" _2 p/ {
2颗PHY，每个有主时钟，发送时钟，接受时钟，对应白色线：7 \; n) n7 u& ~0 H; ~( P
4 f* W3 _3 F/ L. N7 U

; r2 L! O2 I5 r5 f8 j! A- rPHY的主时钟25M，可以是CPU提供，也可以是25M的晶体提供：. g- j0 D  V% m  U) m% m  Y

& P6 w6 w. d" Y0 s8 n/ @( Y! r! M! C" \; fCPU的主时钟60M的，串接的电阻是22的：

CPU-CLK(60M)串接的是22的电阻.jpg (67.2 KB, 下载次数: 8)

CPU-CLK(60M)串接的是22的电阻.jpg
作者: 路人丙    时间: 2008-7-21 15:04
标题: 还有个DDR的时钟每根的时钟是150M的
还有个DDR的时钟每根的时钟是150M的，串接的是22的电阻：7 B* b6 X% D3 y% Q

+ W2 n7 W* n5 T  YEMI测试的10M，100M，1000M结果如下：* j2 p4 w# a/ k, U  }- h" G
! L+ [6 P; A5 K

7 j. c4 G7 g8 k ! Y0 u, C6 ~7 u

$ Q- c' R: n* `( @5 {! Q- X, W7 L
4 c1 ?" y1 h: G% ~6 `. g 2 I& i$ i+ j6 c+ p
请各位有空余时间的话 ，帮忙看下，分析下啊！！！！！谢谢！！！！！！
作者: liqiangln    时间: 2008-7-22 09:05
标题: ！
25M PHY时钟设计不是很好，可以考虑增加时钟buffer,现在的设计不能保证PHY端的信号质量，比如说上升沿的要求，可以提供测试波形！
作者: liqiangln    时间: 2008-7-22 09:12
标题: ！
过class A或者class B 的时钟，你让他们把25M包括进来，感觉你的25M就有问题。7 O8 y9 a* `+ D8 m) _" B9 @. O
! N' p& k0 N' b. C
你的25M时钟走线，在分叉处走的是直角，并且在分叉处没有端接电阻，要知道，如果走线一分叉，阻抗要不连续，引起的反射就较大：解决方法，你可以在PHY的25M接受端下拉RC端接。
. B" Q* T; j0 \4 @, P
; e" x& S% j# R, Z' w1 |# p. H8 hCPU输出的25M时钟不要给PHY用，不能保证精度和jitter.% Q5 o* R0 }# ?8 v
: R% l7 _; X$ s# Q" @6 r5 V1 ~
你还是先从25M下手。（125M只是你25M生成的，一般不会出问题，如果出问题，只能说明你在网口处的接地不是很好（EMI不到位））
作者: liqiangln    时间: 2008-7-22 09:16
×××××××××××××××××25M的电源滤波×××××××××××××××××
0 N4 ~, P9 a' C  M, m) }* q; o" L4 o3 N9 P5 q9 G1 w0 {  FEDA365论坛" f" e- Z9 a$ m/ J; R( C
7 e1 B+ ~, _* C5 M# KPCB论坛网站增加100n的试试，感觉你的时钟处理比较简单。你再测试一下3.3V的电源汶波，时钟芯片通常做派滤波，要不你更换一个25M的时钟晶振。. s0 s8 U:
作者: 路人丙    时间: 2008-7-22 11:27
标题: 非常感谢楼上的高手的热心回帖！！！
非常感谢楼上的高手的热心回帖！！！请问这里提到的增加时钟buffer是怎么回事，具体是怎么样的做呢？可以提供测试波形是什么呢？能说明白点吗？谢谢！！！：  v4 r1 {! ?- r3 V2 x

2 e4 a$ z# l! u# W这里说的加100N的上接地电容吗？具体的计算公式是用哪个呢？，谢谢！！！！！
. x4 K4 @# F$ H2 E
: t1 R1 y' ^" t- B* a4 P- R
作者: liqiangln    时间: 2008-7-22 12:07
标题: ！
非常感谢楼上的高手的热心回帖！！！请问这里提到的增加时钟buffer是怎么回事，具体是怎么样的做呢？可以提供测试波形是什么呢？能说明白点吗？谢谢！！！
: J! C8 D! d2 K$ Z- l! a  u) j* i/ q3 y6 [2 w" c
： buffer就是时钟驱动器的意思，可以是1驱动2路段意思
7 Y6 V8 _: ^5 U- Q$ v7 M* Z  Q+ b2 ?2 w
波形：你 要拿示波器测量PHY接受端的25M的信号质量，看看时候正常。
作者: liqiangln    时间: 2008-7-22 12:09
！
/ v6 g8 r; T: k6 U0 z- m" }" E8 D: Q
' N% |4 q( N3 g9 M! d0 u+ W这里说的加100N的上接地电容吗：我是说需要增加一些高频电容 100nf（或者10nf）的意思，计算公式 你可以在网上找到，但是经验值，可以考虑增加派形滤波，就是中间要串磁珠的设计，具体上网找。
作者: _hhh_    时间: 2008-7-24 13:41
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作者: liqiangln    时间: 2008-7-24 22:50
正如楼主所说应该是千兆时钟线(125M)引起的.如果是25M导致,那么它的三阶和五阶应该都会有很明显的尖峰,但是没有：4 s+ @1 @- d' R+ u- N, T
class A 和class B 的其实扫面频率是30M。不包括25M
作者: 路人丙    时间: 2008-7-25 10:27
标题: 4层PCB，1.TOP；2.VCC；3.GND；4.BOT
4层PCB，1.TOP；2.VCC；3.GND；4.BOT3 h. |9 J( P; B6 s3 h
' J6 w3 v: A" k2 k% s% u. _% U  e# \
作者: 路人丙    时间: 2008-7-25 10:40
标题: 非常感谢各位的回帖！！！！
***正如楼主所说应该是千兆时钟线(125M)引起的.如果是25M导致,那么它的三阶和五阶应该都会有很明显的尖峰,但是没有.www.eda365.com) T* Z/ k: n8 [! ^2 _- g4 U& ?8 c  T& S& Y/ a
很遗憾的是: 千兆以太网的所有数据线都是点到点的连接,中间没有串阻.不然比较容易分析出.
% @$ [2 o% r) R, T  S4 X不明白的是楼主为什么要那么绕线,CPU和PHY的距离这么近根本没有必要这么做.# s4 D. W6 G( {; \, j" z
时钟线和其它线的间距太近,根本没把它当时钟线来处理., b/ y. c; T6 z. P+ L7 y/ C# J% t- a9 P$ q2 f& Q
楼主把千兆以太网的所有线布在同一层,这点比较好,但是不知道这些线的参考平面怎么样?***7 X1 @, T: k4 W) `8 G
非常感谢楼上的回帖！！
9 B4 X" G9 A9 l  s7 u1.我们测试的10M，100M，1000M的都有问题，还都是一样的，就是125M的倍数。
! A1 M, ]3 Z9 I5 W7 J, K2.千兆以太网的所有数据线都是点到点的连接,中间没有串阻.不然比较容易分析出，不知道比较容易分析出什么？CPU和PHY的距离比较远的。
& b( j3 W3 E0 A3.上面提到的加时钟BUFFER的效果是不是一定比没有加的好呢？
作者: liqiangln    时间: 2008-7-25 12:23
上面提到的加时钟BUFFER的效果是不是一定比没有加的好呢？这个不一定，如果是1驱动2就可以不用。6 f. d, i2 L9 R
% _9 P/ b0 P9 R! P( |
125M出问题，但是125M是25M的3倍频，为什么不考虑25M出了问题，就是时钟那块出问题了，我在你的帖子里写的很清楚。
作者: _hhh_    时间: 2008-7-25 13:25
提示: 作者被禁止或删除 内容自动屏蔽
作者: yun12    时间: 2008-9-24 10:33
建议增加EMI 相关器件 包括磁珠 压敏电阻等
作者: NCLucifer    时间: 2008-10-23 17:11
标题: 学习学习!
谢谢大家！
作者: liulinjievvv    时间: 2008-10-26 08:44
同意liqiangln的说法，应该是25M出的问题。
2 P+ X9 ]# r) u; Q3 ^从NG的频点来分析，25M肯定是出问题了（225M over 0.7）。至于125M有没有出问题，不好判断。* d0 b; E; {9 C& ?
25M的3、5倍频没出现，原因是他没有借助某一“天线”辐射出去而已。/ e1 P9 F( g) l, j1 j9 y
在25M时钟上串磁珠，（时钟信号会恶化，前提是恶化的成度在时钟信号承受的范围内）
7 H( K  P5 r& `, {- D4 E$ @7 D另：看不到你的机构件，进构件的不合理布局，会引起”天线“的产生。



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