EDA365电子论坛网
标题:
verilog如何写才能使得状态机的状态在仿真时以字母显示？
[打印本页]
作者:
mengzhuhao
时间:
2007-11-28 19:51
标题:
verilog如何写才能使得状态机的状态在仿真时以字母显示？
verilog如何写才能使得状态机的状态在仿真时以字母显示？
9 r% {& X$ S7 \4 [) M# i7 c& T
在vhdl里面只要赋值是type的就可以
$ P' O/ m N+ N9 E! h
但是在verilog代码里面是如何写的呢？
; _! `; D% Q2 q; l3 d, Y! f
那位清楚哦
欢迎光临 EDA365电子论坛网 (https://bbs.eda365.com/)
Powered by Discuz! X3.2
