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标题: FPGA 外接 5 个 FLASH [打印本页]
作者: cwfang2013    时间: 2024-8-2 18:13
标题: FPGA 外接 5 个 FLASH
本帖最后由 超級狗 于 2024-8-6 23:38 编辑 * w  D7 B1 i0 S, X) M& e  L* c1 I% ~

+ @. e" s! M! K1 s$ R今天发现别人的板子上有个很新奇的设计，FPGA外接了5个FLASH（不是配置程序用吗，板子背面有个单独的配置flash），不知道这么设计的意图是什么，有懂的朋友可以分享讨论下。FPGA型号是spatran6，flash型号25q128jvsq（QSPI接口）
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Winbond W25Q128JV.pdf

2.4 MB, 下载次数: 0, 下载积分: 威望 -5

作者: Gary1001    时间: 2024-8-4 20:38
可能四个是功能性的，反正fpga里面的逻辑可以自己编辑
作者: cwfang2013    时间: 2024-8-5 08:58
这个板子是仿的官方的 USRP X310的板子。板子我只截图了一部分，spatran6对外接的是一个串口，对内接的是K7的FPGA。可以通过串口实现对K7芯片的远程更新。我理解的是程序先通过串口固化到spatran6外接的那几个FLASH里，然后启动的时候，K7通过spatran6再加载程序。这样估计很多人要问了，为什么不直接把串口连接到K7上，这样岂不是更方便。当时我也是这样想的，但是为了兼容官方的远程升级文件，而官方的远程升级文件里是不带串口这部分功能的（官方是通过万兆网升级的）。所以只能通过spatran6来实现这个功能。我就是不明白为啥要用5个串行的FLASH
作者: myiccdream    时间: 2024-8-5 11:04
cwfang2013 发表于 2024-8-5 08:58
1 r3 w  N& S0 J这个板子是仿的官方的 USRP X310的板子。板子我只截图了一部分，spatran6对外接的是一个串口，对内接的是K7 ...
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既然是猜想，那就随意发挥，' t5 p9 X9 m5 S) Y: W; s
你提到了这里面由一个spatran6， 一个K7 ， 这2个人家一人挂2个Flash 可以吧？
% w- c7 ~1 a' B3 M另外，单板的IP，其他的各种参数文件这些不能因为你升级就擦掉吧，那在用一个flash 不就很合理
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作者: cwfang2013    时间: 2024-8-5 15:01
myiccdream 发表于 2024-8-5 11:04; F+ Y6 g/ _% V$ N, x
既然是猜想，那就随意发挥，# n2 x+ v- a& R! Y& N; q
你提到了这里面由一个spatran6， 一个K7 ， 这2个人家一人挂2个Flash 可以 ...
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不是这样的，本身spatran6和K7都有自己单独的FLASH，这5个FLASH是额外接在spatran6上的，我只知道是用来远程升级K7的程序用的，至于为啥这样用，我没想明白。5 [! z" c1 g& ?0 s9 C, m, _
作者: 超級狗    时间: 2024-8-5 23:13
本帖最后由 超級狗 于 2024-8-5 23:58 编辑
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cwfang2013 发表于 2024-8-5 15:01' [% ?% e9 ^; T8 l, G
不是这样的，本身spatran6和K7都有自己单独的FLASH，这5个FLASH是额外接在spatran6上的，我 ...
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作者: 超級狗    时间: 2024-8-6 00:02
本帖最后由 超級狗 于 2024-8-6 00:06 编辑 ) B; }/ s' Z$ H1 P

: @9 r: v/ Z% ^1 ?- f+ g) V啊哈～原來都是人家提供的參考設計（Reference Design）！- Z" P! r) q% g9 x& W  _
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How to use QSPI Flash on Kintex7
7 @8 ~% Z3 ~8 v( e( a5 t" x+ d% D
7 v. ~- w& o0 G' \9 FHow to use QSPI Flash on Kintex7 (xilinx.com)
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作者: cwfang2013    时间: 2024-8-6 16:24
超級狗 发表于 2024-8-5 23:13
  • 一般的閃存不支援邊寫邊讀（執行），所以需要緩衝區（Buffer）把待更新的軟件先預存起來，等整顆閃 ...

    • 8 M1 q6 A2 N: Q, K6 s* [: f狗版主说的没问题，这5个FLASH就是用来预存K7的逻辑。等K7工作的时候通过SPANTAN6 FPGA把5个FLASH里面的程序加载出来。这几个芯片之间的逻辑关系没问题，有个疑问点是SPANTAN6为什么不直接接一个并行的Flash，非要挂5个QSPI接口的FLASH- ?1 x2 j" n9 i( s1 q# a
    作者: 超級狗    时间: 2024-8-6 21:21
    cwfang2013 发表于 2024-8-6 16:24
    + k# j5 G5 O& I) v) |. L8 k狗版主说的没问题，这5个FLASH就是用来预存K7的逻辑。等K7工作的时候通过SPANTAN6 FPGA把5个FLASH里面的 ...

    ' Z1 R7 X, t% I9 V6 s& P0 X少了幾張關鍵的原理圖，但是方塊圖還是能參考。, [3 A- \; T0 g0 V
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    USRP X3X0 Block Diagram.jpg (74.34 KB, 下载次数: 13)

    USRP X3X0 Block Diagram.jpg

    USRP x3xx.pdf

    1.7 MB, 下载次数: 0, 下载积分: 威望 -5

    作者: 超級狗    时间: 2024-8-6 22:59
    AMD 自從收購 Xilinx 之後，兩種產品有 K7 這個代號。
      s6 ?7 p! i$ Q" r5 b4 p1 M在還沒看到原理圖之前，我是被你弄得暈頭轉向。
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    作者: 超級狗    时间: 2024-8-7 11:30
    本帖最后由 超級狗 于 2024-8-10 11:04 编辑
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    cwfang2013 发表于 2024-8-6 16:24
    7 C# z3 \/ v/ J8 E% T狗版主说的没问题，这5个FLASH就是用来预存K7的逻辑。等K7工作的时候通过SPANTAN6 FPGA把5个FLASH里面的 ...

    " q( K8 I6 l/ u, x6 |$ U$ b樓主：% S6 ]  ~" u- w+ s/ I
    關於您的元宵節燈謎，我看了一晚的原理圖，似乎有那麼一點感覺了。
    # E4 O+ w7 C. R7 A# j5 t% S
    , S/ h& ]: ?0 v/ k您說這板子是仿 USRP X310 的設計，在沒有更多資訊的狀況下，我們就姑且當它和 USRP X310 的架構相同。" _5 Q7 ~, n5 ~6 a  A5 L, l
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    系統架構分析
    6 U, Q. L+ c' U9 B從方塊圖來看，系統似乎被設計為類 x86 PC 的架構。系統開機後，從 PCIe 硬碟（SSD）將軟件載入到 DRAM 中執行。為什麼要這樣做？這個問題和你的疑問，「為什麼閃存不直接掛到 Kintex-7 上？」有那麼點關係。而想要再多放一個 SSD 上去，則會受限於 PCIe PHY 的能力，也許它就只支援兩個插槽（Slot）系統都給用掉了。
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    為什麼閃存不直接掛到 Kintex-7 上？
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    綜合上述小弟的豬腦推論，這可能就是您要的答案了！8 j5 k) t0 N' b* |' E
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    作者: twofoolish    时间: 2024-8-8 15:53
    版主厉害，分析得完美
    作者: cwfang2013    时间: 2024-8-15 09:05
    超級狗 发表于 2024-8-7 11:30
    9 I! \$ m5 e* T" G- u" s: A4 {3 E樓主：; {: u, F. J5 a9 K: D
    關於您的元宵節燈謎，我看了一晚的原理圖，似乎有那麼一點感覺了。
    : G7 Y4 m7 d1 x7 t
    版主，这两天忙着设计板子，没空看帖子。您的观点也是对的，但是实际用的时候不是这样用的。产品最终使用中，PCIE是没有用的，用的是万兆电口和X86主板通信，程序升级都是通过万兆网完成的。实际的X310原理图中关于PCIE PHY不是开源的，但是我通过我们FPGA程序里的引脚分配能看出来，PCIE PHY芯片占用了很多管脚，它是并行转串行的一个芯片。它的设计意图其实一直捉摸不透，K7 FPGA是自带PCIE核的，完全可以通过GX（高速接口）直接接PCIE，而不是并行转串行，省出来的IO完全够接把并行FLASH接在FPGA上。
    作者: 超級狗    时间: 2024-8-15 11:12
    本帖最后由 超級狗 于 2024-8-15 11:40 编辑 8 j+ |8 J& F6 |8 `+ F5 R; |
    cwfang2013 发表于 2024-8-15 09:05# r% v3 o" Q, J$ m
    版主，这两天忙着设计板子，没空看帖子。您的观点也是对的，但是实际用的时候不是这样用的。产品最终使用 ...
    # j1 _( G# E' Y+ E9 b1 P
    PCIe PHY 的介面 8 bit 是送、收分開，這個我找了 NXP PCIe PHY PX1011B Datasheet 參考過。9 C, w5 T9 E& T0 v' H

    6 y3 C% y% \" l6 v, i

    NXP PX1011B Block Diagram.jpg (57.5 KB, 下载次数: 7)

    NXP PX1011B Block Diagram.jpg

    NXP PX1011B.pdf

    329.24 KB, 下载次数: 0, 下载积分: 威望 -5

    作者: Dc2024012548a    时间: 2024-8-15 13:06
    看看
    作者: mening    时间: 2024-8-15 13:58
    有啥奇怪的吗，顺便混个回复



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