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标题: LPDDR4 CA和 CK 需要等长设计么？ [打印本页]
作者: tencome    时间: 2024-5-17 09:28
标题: LPDDR4 CA和 CK 需要等长设计么？
本帖最后由 tencome 于 2024-5-17 09:37 编辑
9 @5 a6 N+ ~" v3 c
1 _- c5 v' d4 W. }请教一下大神，如题所示， CA和 CK  在layout时候需要等长么？  
1 I* z9 c2 ?( w3 K' T假如CA 组内用的都是7mm，  CK 差分用了5mm， 差距有2mm， 会有影响么？
% w0 Y5 |9 p' p# u5 }看不懂LPDDR4的协议。
; Y2 m4 O. e2 d5 v
) f: J8 ~# j  q
; j. y) z) I! B. C& E

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捕获.JPG

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捕获2.JPG
作者: s8484ww    时间: 2024-5-17 11:01
CA（列地址线）和CK（时钟信号线）  t: m3 O! R8 w1 G3 |' K
肯定要等长，因为用时钟的上升沿采样的
作者: tencome    时间: 2024-5-17 15:00
s8484ww 发表于 2024-5-17 11:01
# e0 w9 |: I; y# j( dCA（列地址线）和CK（时钟信号线）
8 S7 ^$ ^7 k6 w1 P; W肯定要等长，因为用时钟的上升沿采样的
) w! G7 s, K" f! y
我看有些大厂的DDR4  (非LPDDR4)      CK 与  Address 信号线差异很大。  Address  A0~A13  组内等长都懒得设置，估计差距1.5mm。 这种差距会有影响么？4 ]* G5 G8 H9 \2 U# x/ X+ ?
! c, f2 K) P/ y, ^( k% u  R
作者: aarom    时间: 2024-5-18 19:06
提示: 作者被禁止或删除 内容自动屏蔽
作者: e1100    时间: 2024-5-20 10:36
间距很近就不用做等长，这跟芯片有关吧，手机里用LPDDR很少要求做等长，但芯片之间间距大都在1.5mm左右，仿真眼图也问题不大! k, L2 s8 X- }
作者: hewin666    时间: 2024-5-20 11:39
tencome 发表于 2024-5-17 15:00  T' s+ R. @, I; V+ z
我看有些大厂的DDR4  (非LPDDR4)      CK 与  Address 信号线差异很大。  Address  A0~A13  组内等长都懒 ...

7 G& ?6 M! l3 Y  c* c等不等长，会影响时序的裕量，但是建议速度上去了，关注的是电气等长，而不是物理等长% U* V) M: M1 W+ _4 ?) i* f
作者: 寒池春水    时间: 2024-5-20 20:36
学习学习，我觉得还是需要等长的
作者: hewin666    时间: 2024-5-21 13:45
hewin666 发表于 2024-5-20 11:391 F5 x; f) s4 ?7 u
等不等长，会影响时序的裕量，但是建议速度上去了，关注的是电气等长，而不是物理等长

, u2 m0 i( T8 g" w) j3 s+ d  m& F所以，通常需要仿真进行验证最终的时序效果& B% o* c  K* n
作者: 小丑读博    时间: 2024-5-24 09:59
333333333333333
作者: 6940    时间: 2024-6-3 16:02
: a/ b, i2 a% N$ z4 p. t9 F
学习学习，我觉得还是需要等长的
作者: 回忆是老fsaer    时间: 2024-6-26 17:17
等长需要，看速率吧* `) _* d! t% w+ o8 S
作者: Dc2023091384h    时间: 2024-11-23 20:07
肯定要等长吧，PCB上面不等长可能是因为适配了package length的缘故



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