EDA365电子论坛网

标题: 芯片的输入/输出管脚有记忆性吗？ [打印本页]

作者: 一只小鱼儿 时间: 2024-1-9 15:20
标题: 芯片的输入/输出管脚有记忆性吗？
最近遇到一个问题，ZYNQ的MIO（该MIO的bank的电压为1.8V）输出经过一个0R电阻接到了LMK00804芯片的CLKEN管脚，0R电阻和CLKEN管脚中间接了100K的下拉电阻，上电后CLKEN管脚识别为低电平，然后拆除100K下拉电阻，上电后CLKEN识别为高电平，然后再将100K的下拉电阻焊上，CLKEN管脚还是高电平。LMK00804的输入特性如下所示：VIH：2V-3.6V，VIL：-0.3V-0.8V。手册上还有一点说明：CLKEN管脚悬空时，该管脚是高电平。
在这个现象中存在三个疑问：1，ZYNQ上电后MIO的输出管脚默认是高还是低还是未定情况，与端口的下拉电阻有关吗？2，1.8V既不属于LMK00804的VIH，也不属于VIL，这属于高电平还是低电平？3，先将100K下拉拆除，上电，再将100K下拉焊上，CLKEN管脚重新上电后为什么就一直是高电平了？

作者: Sleep_xz 时间: 2024-1-9 15:32
芯片管脚的几种状态输入，输出，三态

作者: Sleep_xz 时间: 2024-1-9 15:33
最好根据器件手册的电路图，

作者: 一只小鱼儿 时间: 2024-1-9 16:07

Sleep_xz 发表于 2024-1-9 15:33! o8 P' C) p, v- R( ?, e
最好根据器件手册的电路图，

器件手册上没有原理图

作者: momokoko 时间: 2024-1-9 16:12
LMK00804的CLK_EN管脚是内部51K上拉到VDD，VDD的典型工作电压是3.3V，CLK_EN的VIH(min)=2V。你用1.8V的IO去控制3.3V的IO，设计有问题。讨论问题的方向错了。

作者: 一只小鱼儿 时间: 2024-1-9 16:32

momokoko 发表于 2024-1-9 16:121 a) x4 V+ x. I9 i0 v* X
LMK00804的CLK_EN管脚是内部51K上拉到VDD，VDD的典型工作电压是3.3V，CLK_EN的VIH(min)=2V。你用1.8V的IO去 ...

设计确实是有问题的，咱们先抛去设计的问题，单纯就这个现象来说，为什么会出现这种现象呢？是随机的还是？

作者: fushb 时间: 2024-1-10 17:06
1.肯定跟下拉电阻有关，下拉电阻的参数也要根据情况定，如果该管脚的内阻10k，搞个100k的电阻也拉不低 2.大多情况下1.8V属于高，算是不保险状态，也就是说亚健康。3.说明下拉电阻值有点大.

作者: guchenglihua 时间: 2024-1-11 10:26
疑问1.很多芯片初始化端口前因为接口设计会存在初始化前输出一个高或者低又或者高阻，这三种状态都碰到过。所以会有端口需要外接电阻来解决瞬间出现那个电平的情况。2.这就跟芯片的VDDIO的电平相关，超出芯片规定的VL和VH那么被识别成什么都不奇怪。3.这跟芯片内部电路有关，而且100K的电阻算比较大，短时间内重新上电未必能把电荷泄放完，当然一切分析还要基于芯片内部电路或者说芯片IO口的电路。

作者: billjet 时间: 2024-1-11 23:21
支持8楼的见解

作者: Dc202401028a 时间: 2024-1-15 15:15

Sleep_xz 发表于 2024-1-9 15:33
( |# H0 P/ n! t2 q( U2 V& @最好根据器件手册的电路图，

看卡看看看卡

欢迎光临 EDA365电子论坛网 (https://bbs.eda365.com/)