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标题: 关于信号跨分割，为什么在同层不可跨分割，但打了过孔换层后可以参考不同层？求教！ [打印本页]
作者: sandyxc    时间: 2012-7-18 18:26
标题: 关于信号跨分割，为什么在同层不可跨分割，但打了过孔换层后可以参考不同层？求教！
本帖最后由 sandyxc 于 2012-7-19 12:20 编辑
, K: W: ]3 d* g: f- ?3 o0 ~5 {2 H) C! H" x& h' z
还是跨分割的老问题了7 J& f& t4 F& v& h+ Z

% f/ ~2 _/ M- @- e; X$ K5 J看过一些4层板的PCB文件，常出现一些高速信号换层后跨分割，比如说 1 组USB信号，在 TOP 层参考 3.3V，然后打了 Via 换到BOTTOM 层走线，但参考层变成了GND，这样算不算跨分割？如果不算，那信号如何回流的？
5 z. O" f/ I: q' Z
% K2 R6 S0 G$ |# c如果信号不换层，而参考层从 3.3V 变为GND，这无疑属于跨分割，但打了 Via 后，这样的方式为什么可行？
0 P. G, W# {5 S  U( n; O3 R
7 J/ z* O, q' D. f: b4 W0 c7 Y我参考过公版PCB设计，也请教过布线较资深的工程师，证明这种方法是可行的，只是现在找不到理论依据。
& o1 O0 M9 J! W
' c; d, l, l# u; w2 d3 M9 {向大家请教了{:soso_e100:}
0 l5 U) [4 W# Z* K3 A" h% K$ w* q$ S! N* I
等高手出现了~
作者: 3345243    时间: 2012-7-18 19:28
电源和GND之间有平面电容，提供回流路径，不得已而为之
作者: sandyxc    时间: 2012-7-18 22:48
本帖最后由 sandyxc 于 2012-7-19 09:07 编辑
6 L  Z% q9 ?0 R+ j
3345243 发表于 2012-7-18 19:28
5 b5 w# b) i! ]3 Z7 C电源和GND之间有平面电容，提供回流路径，不得已而为之

* p+ X- R! \" {/ V# f+ o; b3 e# Q$ k
那如果是从3.3V ，就到5V呢，也没有电容
6 p! P; D6 L/ Q4 k0 j4 C0 G) u' M/ n+ S/ q4 ^& |$ ^  v- p/ e
感觉不是电源和地之间的电容的原因。
作者: yejialu    时间: 2012-7-19 10:07
关于这个问题，不管信号是否换层，只要参考层变了，就算跨分割了。如果前后两个参考层电压相同，就在信号换层附近加过孔把两个参考层连接起来，如果电压不同就在信号换层附近加电容，把两个参考层缝合起来。
作者: sandyxc    时间: 2012-7-19 10:34
yejialu 发表于 2012-7-19 10:07
  n5 x0 G0 U) [* G: I5 ?- c关于这个问题，不管信号是否换层，只要参考层变了，就算跨分割了。如果前后两个参考层电压相同，就在信号换 ...

2 H. Z& H( o, H" j0 ~2 w  o4 b; p2 [对，这是最常见，也是最规范的方式，
1 Y8 l; z# W) p& z
: {* F- \6 m& |# R% C, Z  N但这种打孔后参考层改变的设计常见到，不知是否合理？
! ^+ d6 i6 H0 a9 l* e1 t个人感觉，与过孔有关系，但找不到原因。
作者: yejialu    时间: 2012-7-19 11:21
本帖最后由 yejialu 于 2012-7-20 09:29 编辑   z7 H# y% I" Y% O

* V* @$ U3 B( n6 ~0 l参考层改变之类的要加电容，而不是过孔。
作者: yejialu    时间: 2012-7-19 11:22
高速信号换参考层必须加，低速信号可以看情况。没地方就不加了。
作者: sandyxc    时间: 2012-7-19 12:17
yejialu 发表于 2012-7-19 11:22
6 u. x/ a7 G1 }. f高速信号换参考层必须加，低速信号可以看情况。没地方就不加了。

7 @* h3 q+ ^( z* g+ R; w0 D5 x, s最规范的方式是不跨分割，如必须跨分割，则加电容，现在的问题并不是不知道规范的方式是什么' ^$ ]* G) M+ f4 E: o3 ^
, w! N& m/ @% a7 W7 _# h- a
而我现在说的是换层后参考面发生变化，我看过公版PCB设计，里面有这种情况，也请教过布线工程师，都说这种方式是可行的，只是不知道这种方式为什么可行，向大家请教。
作者: qaf98    时间: 2012-7-19 22:09
其实你的问题就是回流路径的问题：
. ~2 l3 U* F. W$ h1 c2 [1：如同NET，可在信号孔附近加VIA，连接2个参考层。完成最小化回流路径。
; }8 A, o" q4 u+ {; P7 u; e% W$ N2：不同NET，可在几个信号孔附近加cap,返回电流通过电容回到驱动端，最小化回流路径。同时还能减少电源地谐振，或减少电流路径感抗。但COST，空间增加。 不得已为之
作者: sandyxc    时间: 2012-7-20 09:09
qaf98 发表于 2012-7-19 22:09
2 Q: E+ {0 |) A+ x" J' V2 s其实你的问题就是回流路径的问题：
- |& |$ w, Z, J" }; Q2 E( b  z1：如同NET，可在信号孔附近加VIA，连接2个参考层。完成最小化回流路径 ...

& h; ?, p: Y) B3 i9 }$ [$ b5 `谢谢这位朋友
  u  f$ j: d0 p你说的是通常的方法。8 r- h1 L! z: k6 s. m
现在我的问题是，信号打孔过层后，参考层改变了，这个时候也没加缝合电容，又因为我在很多PCB上见过这种设计，所以我认为这是可行的，现在我是想知道为什么可行？6 y9 G9 a9 I& ]9 W( D, t! I9 b
6 z! m" c0 Q* Z: g) L
1. 信号打孔换层了* b% j0 k: r; F# d) ]
2. 参考层改变了
9 |3 v4 t) m8 U: n, q8 m( H3. 没有缝合电容
) @: J+ M, h6 \6 p
' K4 u* k" Q% o8 e* Q4 ^一共3点，这种方式为什么可行？
作者: yejialu    时间: 2012-7-20 09:40
对低速信号可行， 高速信号这么做估计行不通， 请问楼主的信号速度
作者: sandyxc    时间: 2012-7-20 12:10
yejialu 发表于 2012-7-20 09:40 & p, L/ d+ N( r8 v' a4 e
对低速信号可行， 高速信号这么做估计行不通， 请问楼主的信号速度

* w. l0 a- O1 V  A! e/ k2 K( `( i不是低速信号
; Y, \$ ^, Z/ j* JUSB、PCIE、100MHz的CLK，都见到过。2 m5 {0 y) H( |, h- O$ {/ _, `
因为我参考的是公版PCB文件，而且是不同家公司的，所以暂认为这种方法可行，但找不出理论依据。
1 a9 e: {1 R, L2 M  V
作者: yejialu    时间: 2012-7-20 12:55
在我们这不允许高速信号这样。
作者: qiangqssong    时间: 2012-7-20 17:26
4楼说的有道理，一般都是这种处理方式！！
作者: sandyxc    时间: 2012-7-24 11:11
求高手出现哦~{:soso_e172:}
作者: dzwinner    时间: 2012-7-24 11:27
sandyxc 发表于 2012-7-20 09:09 + s/ D: L0 m1 K% ]
谢谢这位朋友
% e( I3 O, v7 c# h- ~: n: I你说的是通常的方法。
" I( G$ e; I( f0 \现在我的问题是，信号打孔过层后，参考层改变了，这个时候也没加缝 ...
9 K+ i. I8 A) a$ P& m& \# @
我把你描述的这个网络分成3段，第一段是从驱动端到VIA，第二段via  ，第三段 via到终端。我理解是这样的。第一段线没换层前，以地为参考，那么回流就以地平面回流，那么类似的第三段以电源为参考，那么回流就以电源平面回流。第二段的过孔部分就是以电源和地中间的寄生电容耦合来达到信号回流的。  高速信号回流和低速的是不一样的。
作者: sandyxc    时间: 2012-7-25 09:55
dzwinner 发表于 2012-7-24 11:27 , f2 [2 H  B3 C0 B4 I+ k
我把你描述的这个网络分成3段，第一段是从驱动端到VIA，第二段via  ，第三段 via到终端。我理解是这样的。 ...
8 v/ f2 l% R) ?1 @; a! M2 p
但这样好像不能说明这种做法是合理的，
2 q( P; q0 J! _# u这说明这个信号最终是通过不同的回流路径回流的，参考电源时，从电源层回流到信号驱动端，参考地时，从地层回流到信号驱动端，远不如加缝合电容的效果。8 [, z! k1 b3 C) Q
Via是否能在这两个不同属性的层面起到电容耦合的作用，从而使小信号可以从两个不同的参考层传输？  ?( ~& B1 b+ G, \7 M
* T/ c# _  [* ]3 R' w# ?+ G( _
再次感谢您的回复！{:soso_e100:}
作者: willyeing    时间: 2012-7-25 10:08
sandyxc 发表于 2012-7-19 12:17 6 g' _! u& H2 k- h, k
最规范的方式是不跨分割，如必须跨分割，则加电容，现在的问题并不是不知道规范的方式是什么
, a5 C# l' G1 {3 j, H* O; o0 t1 k6 I- Z4 \4 t; G2 ~/ P
而我现在 ...
/ K! e" V, V' ~! Y2 i$ p, L9 s
加电容，电容的特性看它的特性曲线啦，电容交流短路应该知道吧，对于信号那就是把电源层与地层连起来了呀。这有什么不懂的。但是容值的选取却有原则，自己想想应该能明白。
作者: sandyxc    时间: 2012-7-25 11:34
willyeing 发表于 2012-7-25 10:08 ! e# C, A% S! m. u$ }
加电容，电容的特性看它的特性曲线啦，电容交流短路应该知道吧，对于信号那就是把电源层与地层连起来了呀 ...

; X9 Q. w, t4 I4 F% f9 S1 Y感谢您的回复{:soso_e100:} + y/ H) I) ?, K# h% G( s6 \

3 m% I/ U" R( z' H5 {  M您所说的，是最规范，也是最常见的方式
' D. @5 R9 ~4 b6 a, Q2 u1 |& n( G$ F2 f* v
而我现在的问题是，高速差分信号打孔换层后，参考层改变，而又没加电容，这种方式出现在多家不同芯片厂商的参考板上，我暂认为这种方式可取，只是找不到理论依据。1 Y: v4 w. @7 P; C7 H

0 G- u* L- H5 ?3 H! k; A7 E6 j' G$ ^9 R并不是探讨缝合电容的原理。& X, j2 ^2 B3 w% ~) ~

. w2 g- w+ u) t  M: ~/ i个人感觉和过孔一定有关。
作者: willyeing    时间: 2012-7-25 12:05
sandyxc 发表于 2012-7-25 11:34
7 G; D2 v9 |+ u) a, Z8 l感谢您的回复 4 ?8 [7 _- K8 _! M* {% G

0 R8 |2 I; c2 d0 J$ s/ g; K您所说的，是最规范，也是最常见的方式
3 F8 L- @, ?& f' p
不是每个厂家都是很有实力的，我认为不可取，应该是参考厂家设计人员知识量不足吧
作者: sandyxc    时间: 2012-7-25 12:26
willyeing 发表于 2012-7-25 12:05 ; G% l8 E$ c5 j7 W
不是每个厂家都是很有实力的，我认为不可取，应该是参考厂家设计人员知识量不足吧

4 Y. U$ p8 F% s1 [3 w- ]! q7 v应该不会，知识量不足，也不会范这样的错误的。{:soso_e101:}
作者: willyeing    时间: 2012-7-25 13:10
sandyxc 发表于 2012-7-25 12:26
4 h* k9 V. r4 M5 d6 R2 `应该不会，知识量不足，也不会范这样的错误的。

: h" G2 t9 V3 l2 q) S我觉得你的知识量已经很不错了。很注重细节，公司雇你应该是物超所值呀。不过不要把人家想的都有实力太高估人家否则就想不通啦。
作者: sandyxc    时间: 2012-7-25 14:33
willyeing 发表于 2012-7-25 13:10 ) S$ g. }; _! U
我觉得你的知识量已经很不错了。很注重细节，公司雇你应该是物超所值呀。不过不要把人家想的都有实力太高 ...
! J8 \, J4 f6 N( R$ }; m
我才接触Layout一年，能有什么知识量，可不能笑话我{:soso_e100:} , X2 C. [  z$ u" n: V/ M2 F  j
* l6 g% @) `$ C% E( _; i9 B& Y- y2 c# [- y
之所以发了这个烦人的贴在EDA365里，就是因为暂认为我所看到的公版是正确的。
' l; T% b1 v8 O# q0 X. H1 p
$ O, _$ x( R3 ~4 p; v5 Y感谢您的帮忙了。
  }/ n' C: Z7 }! C" ~( B  Y/ ^4 u. M8 W- I5 h' i. o6 |6 j6 N7 Y
作者: dzwinner    时间: 2012-7-26 09:59
本帖最后由 dzwinner 于 2012-7-26 10:01 编辑 - s( l+ U! O% O, W
sandyxc 发表于 2012-7-25 09:55
; @9 G$ b  ]1 W! i+ O但这样好像不能说明这种做法是合理的，% G" S$ J: g' `. d. f) A1 B
这说明这个信号最终是通过不同的回流路径回流的，参考电源时，从 ...
' H; Y+ p3 g% x! J) ~: _
2 r( I* K* {, R" E, ?) c1 o* n
其实电源平面有很多到地的去耦电容，这些电容就会让电源和地偶合起来，形成该信号的回流路径。这也是为什么电源的去耦电容要均匀的排放在DDR周围的原因！局部的回流就是我说的那样，只是在切换参考层时回流是依靠去耦电容达到的。所以参考平面不是随便选择的！比如你选择 一个不相干的网络平面做参考，局部是没问题，但因为这个网络缺少对地的去耦电容，最终会导致信号无法回流。
4 i( `! U" X0 `4 n- x" v& m3 M  }# Y高速信号在一开始传输的时候，回流就产生了，而不是传输到终端了才回流，知道了这一点你再考虑就简单多了！( \- B; n+ _  D2 z
& ^* s0 i% L* f: X/ H$ k
即使是地平面作为参考，不同层的地在做同一根信号的参考层时，在打孔的地方也要增加几个过孔，用以减少回流路径的面积！
作者: willyeing    时间: 2012-7-26 16:34
sandyxc 发表于 2012-7-25 14:33
, M9 A& P) D* y3 p) u. X( |7 y1 N9 F我才接触Layout一年，能有什么知识量，可不能笑话我
& p$ g) {6 K3 ]) D/ T# L6 ~& p0 D. O2 d1 [8 i1 V5 u
之所以发了这个烦人的贴在EDA365里 ...

3 c7 l0 J8 J. G" \- Z' V还是这样细心有拼劲，不久就会成为高手啦。
作者: fffshao    时间: 2012-7-31 08:59
USB2.0估计不能这么干了，说到底还是看信号速度如何
作者: lzscan    时间: 2012-7-31 09:14
高速信号换参考层是不得已而为之，换完层后肯定会有影响，但是就看影响是不是允许范围了。一般相邻的电源层和地层之间有体电容，很多PCB也会特意加上一些电源和地的去耦电容，为的是使得电源和地有更好的耦合。当信号换层之后，回流电容通过这些电容从电源平面回到地平面。要注意交流信号是可以通过电容的！更好的方法是在信号换层临近的地方加地过孔或电容（不过在频率大于一定程度后，加电容也已经没有意义了）以优化回流路径。当然有些高速信号明确规定不能换层。
作者: sandyxc    时间: 2012-7-31 09:51
fffshao 发表于 2012-7-31 08:59 3 `3 y( O- n8 B+ p9 G) h0 X+ C7 G5 O7 r
USB2.0估计不能这么干了，说到底还是看信号速度如何
2 a" ?3 u0 f& J: S) s
感谢您的回复{:soso_e100:}
作者: sandyxc    时间: 2012-7-31 09:52
lzscan 发表于 2012-7-31 09:14 5 n, H( L) U/ A2 u& j
高速信号换参考层是不得已而为之，换完层后肯定会有影响，但是就看影响是不是允许范围了。一般相邻的电源层 ...
# s8 R. Q/ c9 Y( ]! k: G& g6 }# x1 x
感谢您的回复{:soso_e100:} # M: K2 u  Q5 n$ y, h- j+ t

* o* ]' d7 u9 N, o4 v* w# U从发贴到现在，都没看到说这种方法是可行的，难道真是错的？{:soso_e101:}
作者: zjwufan    时间: 2012-8-2 17:54
跨分割平面就要加缝补电容了。
作者: cindy0924    时间: 2012-8-9 21:34
本帖最后由 cindy0924 于 2012-8-9 21:38 编辑
  Y, {! j2 k3 Z/ A3 o! C* O
sandyxc 发表于 2012-7-20 09:09 4 [' _: I- S  F" {4 t% \' f
谢谢这位朋友
! F+ B+ j8 x+ d6 d, h2 ]5 C$ H% ?你说的是通常的方法。
: v0 G7 e: ~5 G6 J6 Z: S7 Z现在我的问题是，信号打孔过层后，参考层改变了，这个时候也没加缝 ...
" E7 E7 g# F5 j3 m# J+ Z( n6 a

- _( f3 g9 b; I+ ?2 ?% o你所谓的公板设计是那样的，你觉得可行。那现在100M的速度这种设计可行，不代表1G,10G的速度可行。9楼也从原理上给出了解决，为何楼主一味的纠结公板的设计呢？
' Y% m1 ~* t3 U$ l( {& ]而且一共四层板，你不让他参考不同层，那你打算怎么走？布线很多时候是一种折中
作者: sandyxc    时间: 2012-8-10 10:26
cindy0924 发表于 2012-8-9 21:34 8 }8 z* q# V7 }$ [. D
你所谓的公板设计是那样的，你觉得可行。那现在100M的速度这种设计可行，不代表1G,10G的速度可行。9楼也 ...
% x, |) b) r( y- i7 M& _$ _
感谢您的回复{:soso_e100:} 0 z+ C2 L+ ~+ V: {# J1 ^6 n( k+ L

7 Q/ j. t( J# B, A3 C. G# u1. 按我现有的知识量，我认为这种方式不可行，而在多个不同厂家的公版设计中看到这种方式，只是暂认为可行；* r! W7 }, q% V2 A$ L& u
, y3 Z# i& r. q: X. z# H) \
2. 不管这种方式正确与否，我都想找出理论依据。7 `0 f5 @$ }# U; G

! j9 }. ~, @( e! @# x3. 4层板叠构，我用的是 SIG - PWR - GND - SIG，所以才会出现这种现象，再加上我们现在的PCB集成度高，Layout上没办法，改6层板成本又过高，不得已而为之。这种情况，当然是布线没办法的时候了，如果空间足够，当然不会有这个问题了。
作者: jang2lin    时间: 2012-8-17 15:29
可是有一个问题，DDR走线这么密，不可能每根线换层了都能够在附近放via的吧，但是BGA的你又必须得要打过孔啊。
作者: sandyxc    时间: 2012-8-18 10:23
jang2lin 发表于 2012-8-17 15:29
1 s. [5 q8 r- ^( P可是有一个问题，DDR走线这么密，不可能每根线换层了都能够在附近放via的吧，但是BGA的你又必须得要打过孔啊 ...

7 e5 G$ v: R) m/ x$ r4 Q! l哦，感谢这位朋友的回复
4 k7 z7 F$ O7 ^) D6 G! |7 g/ w* J. G7 F! z* \- [7 a
DDR不会有这种情况的。
/ u" [0 W; Z* h  o6 s9 A
* b9 Y+ X5 p) C; K) D# C4 k7 Z我遇到的，一般都是USB、SATA、HDMI这些信号，主要是PCB很小，SIG-PWR-GND-SIG这样的叠构，电源分布又很复杂，所以就出现了这种情况。
. `/ `; J+ C  }0 z% D) s1 T



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