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标题:
求助代码编译问题
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作者:
stonylian
时间:
2012-6-26 16:43
标题:
求助代码编译问题
本人新手，下面是一Verilog HDL程序代码，为什么总是编译不成功啊，恳请知道的帮助解决一下啊，
2 I1 k! L1 @# I0 ^
module ihq_counte(rst,clk,ihq_control,ia,ib,ic,iap,ibp,icp,iahq,ibhq,ichq);
5 u7 c( G7 @& e/ s) \
input rst;
1 p( m& [7 V$ I* c# _5 l" o0 [
input clk,ihq_control;
5 Z; w+ r( y. _: M6 L& |
input[15:0]ia;
* n* X: z% {$ t/ x3 K+ q2 Q
input[15:0]ib;
$ y" _+ \8 j- w2 [" n
input[15:0]ic;
0 h, ^' n3 j2 Y+ S
input[15:0]iap;
. u7 [" T$ d3 @5 R
input[15:0]ibp;
" R7 {) y7 `: L5 B: U
input[15:0]icp;
6 [; K. }+ L4 B4 }5 y
output[15:0]iahq;
) J* s/ c# s: ]/ v" R: ?2 a, b" b
output[15:0]ibhq;
E; s4 @ N) u" q4 m
output[15:0]ichq;
4 ~. w6 h5 j! @* h& |
reg signed[15:0]a1,a2,a3,bl,b2,b3,cl,c2,c3,iahq,ibhq,ichq,iahq1,ibhq1,ichq1;
( r3 A# l, C: Q9 I6 ]
always @(posedge rst or posedge ihq_control)
8 l' }3 h: e# B! Y" ?6 |
if(rst)
; B- ~ ]/ P* e& _8 D
begin
3 Y0 @) O5 i4 s+ G) |$ `# o
iahql=0;
# ^- M8 z/ d, K7 e' ^+ j
ibhql=0;
" L% u* d$ i J1 H; l
ichql=0;
$ X8 o+ o2 ]0 ~" [
end
V# Q' M, {* e t+ i0 f* p
else if(clk)
; g2 K4 D$ N0 @
begin
% Q1 Q/ S; h( [+ q A
iahq=ihaql;
5 _ B [% Q3 m @6 S
ibhq=ibhql;
0 e% e' B7 N5 `- R3 |% i
ichq=ichql;
( N( \. V4 ?" R \
end
, V& m8 o: M, i% @
else
& o2 Y. P: @: D6 T) P z# N
( v( [& G8 h2 M; ?+ h
begin
4 p! [ B2 B0 e8 y/ o! u- B
if(ia[11]==0)al=ia;
: R: r0 w1 o4 g
else
% Y! O7 g3 g2 u4 Q
begin
3 |: i1 M* S1 r6 ~
al=ia;
1 H( y! ^4 R! h) N0 ^
a1[15:12]=15;
& L2 S- l: `* H
end
$ L* _6 v# F5 `
a2=iap;
) _! O$ Z, ^" V8 N4 V6 Y/ {
if(a2>0)a2=a2>>3;
, o- G# M% ~; G1 h& [" z1 C
else
' G, e% C6 ? K% G( U" w. a, u
begin
- E: K5 R5 t" X Z5 p
a2=a2>>3;
1 l1 \2 o1 n, s
a2[15:13]=7;
d# R4 `; N6 h- M' n/ _
end
% X3 w# j. @. e4 h
if(ib[11]==0)b1=ib;
* z5 d! |! \1 w+ x3 B
else
' `0 M8 I7 X" Y
begin
, D# ~; p) b4 J+ D- \2 W$ e
bl=ib;
/ i0 X! x2 ]! t9 O$ V
bl[15:12]=15;
6 J5 _2 G% b$ g( k
end
! w0 t, l5 v: u$ m: d; s
b2=ibp;
9 G; w$ h9 }9 @+ K% O$ t
if(b2>0)b2=b2>>3;
0 h! c5 O- r' P0 K, y" N
else
- \5 ~; P' p8 X+ a! z( C
begin
' V# g7 Q( `3 c* v3 @
b2=b2>>3;
1 q2 D1 x& ]. ~& F/ I A
b2[15:13]=7;
" t* S1 d/ J$ F# J; @# ]2 G3 h* Z1 z
end
) ]( A6 K/ Z, b
if(ic[11]==0)cl=ic;
; J% j# t5 [- z/ }3 g' \
else
* u8 J0 x( u! p2 h3 z8 ]( B
begin
5 ^6 W; r) }+ O3 K* h
cl=ic;
+ D4 f+ Y8 Q0 @' Z/ O8 L
cl[15:12]=15;
" ] s6 Q1 E! H: |; {% l
end
3 A/ P' B s9 o
c2=icp;
9 P8 I7 n# Z9 i# }& Z
if(c2>0)c2=c2>>3;
2 j' s5 j+ [# J- v
else
3 J4 y2 J/ X) S9 ]
begin
7 b s/ ~3 {6 b2 U
c2=c2>>3;
. Y7 j% Z7 j' Y8 ^
c2[15:13]=7;
, h4 e' r6 U+ J5 C! @ Z5 Z
end
2 i+ B/ V- P+ K7 ?
a3=al-a2;
8 Y% k( I3 L1 G# F% t5 z
b3=bl-b2;
& n3 R9 h) g3 O# b/ w
c3=cl-c2;
" {1 h! D+ R& c4 i6 F
iahql=a3;
% u7 y; E1 @: r& J
ibhql=b3;
: }4 `, m* Z6 ?5 |
ichql=c3;
2 A( A- W% Y6 q% F1 G; D
end
# ?6 j2 Q5 w" t- i( O- j6 b* }
endmodule
作者:
blue822180
时间:
2012-8-2 17:20
老大你工程名和你模块名字相同吗？你怎么不黏贴出问题所在？
作者:
blue822180
时间:
2012-8-2 17:34
我看你代码了，你错误原因是很多信号没有定义呀，你直接用的，这些不知道是输入还是输出呀，你根据你的情况改一改吧
作者:
xy31554406
时间:
2012-9-3 13:41
always里面最好用非阻塞赋值啊。还有clk信号和ihq_control信号会不会同时动作，导致 if else执行起来有冲突啊？
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