EDA365电子论坛网
标题: ★★★ 大家一起评审PCB ★★★ [打印本页]
作者: jimmy 时间: 2012-6-8 14:38
标题: ★★★ 大家一起评审PCB ★★★
本帖最后由 jimmy 于 2016-8-19 23:01 编辑 - i5 R5 D& v7 I
. T$ }$ d3 `: B9 F. y
近段时间，发现很多“童鞋”都将自己的设计作品或电脑里面珍藏的作品，- O# k, q. |, X9 `- V ]1 m
7 k. D+ u2 J1 [& h. C+ ~以及国外流传回来所谓的“牛人的作品”放在论坛上，然后请各路好汉发表意见和检查。
; X9 y. Q1 T7 | m9 V3 ?" A! s v& J* t9 U! r3 e7 a
为了方便大家交流，特开此贴。
1 N+ W( K; Q4 k& e7 R
' y: d( A! p _- N$ ?如果您对自己的作品精益求精，希望别人拍砖块；
" L4 a( {5 C1 G. d% B
+ T/ C4 B- t; T( c6 \或者您对自己的作品没有信心，希望别人吐唾沫；（古代丐帮传说，别人吐得越多就代表越爱你）$ s' T5 X) D7 B' H- _: G; h
" F& M* q2 w( R- f. _. r
就将您的作品发上来吧。
4 E+ Q( r* F2 p* U, R* [2 }; x: t6 D6 h
; q' I/ \& ]7 C- F! j {! {注意事项:3 d' h4 q# m; C1 Z
5 L7 a8 a( G( R) ^4 x! o- v0 o2 u
（1）PCB格式必须是pads格式(最高接受pads9.5.1版本）。
: w& b8 ~+ `9 A# s（2）附件文件必须是已经100%布通率和没有短路的，没有最终完成的PCB文件不予检查。4 w) ~% S+ w1 c* z
（3）需提供：原理图+PCB 。可以设置密码，然后将作品发到我的个人邮箱：26005192@qq.com（个人评审后将进行删除）
7 s L1 a B6 t2 ?+ `; R+ i（4）此活动纯属公益性质，由于个人时间有限，不能保证及时回复。
: U' s; M t2 R# Q（5）检查结果仅供参考，不涉及追责。8 A) p4 s8 N* X5 O1 ~! V
（6）本贴只评审PCB，不回复任何软件操作/设计类的问题。（7）每个ID每个季度只限评审一款PCB7 T2 k5 S( R" G2 T3 [
0 m+ c. [ J! R1 k; S
软件操作/设计类的问题可到这里交流：https://www.eda365.com/thread-70863-1-1.html6 [" T4 M( K9 u8 U9 {
& F6 H6 ]4 m( t/ H9 ~6 R, g
作者: 与你同行 时间: 2012-6-8 15:28
支持老大！
作者: 与你同行 时间: 2012-6-8 15:37
老大： n; |2 ^- ~( r# ?) |
请问这个文件如果我想把DDR3和主芯片部分的线路复制到另外一块PCB板中应该怎样操作？听说DDR和主芯片部分的线路是可以拷的。但不知道怎样弄的。烦请指点。谢谢！附件中有原理图和PCB。
-
-
新建文件夹.rar
956.17 KB, 下载次数: 66, 下载积分: 威望 -5
作者: dzwinner 时间: 2012-6-8 16:22
与你同行 发表于 2012-6-8 15:37 
& |1 m g1 E* y6 P( h$ G老大：
" V: Q G$ F @( b5 Y& K 请问这个文件如果我想把DDR3和主芯片部分的线路复制到另外一块PCB板中应该怎样操作？听说DD ...
. @( c+ u6 r3 I3 F; f3 b保证该部分电路位号，网络一样的情况下，用reuse功能可以实现你的目的！
作者: dzwinner 时间: 2012-6-8 16:28
dzwinner 发表于 2012-6-8 16:22 9 x! \+ d! }" Q% h; g" K: b# v b
保证该部分电路位号，网络一样的情况下，用reuse功能可以实现你的目的！
你的DDR我看了，地址线都没有等长，没问题吗？
作者: wp520 时间: 2012-6-8 17:27
给力，快快把你们DDR2 DDR3的板子拿出来晒晒呀，还没见过咧！
作者: dengzs2008 时间: 2012-6-8 22:21
期待期待
作者: dengzs2008 时间: 2012-6-8 22:28
那位同志，将与CPU、DDR相关的所有东西选中（不管是元件、线路、还是过孔只要相关就选上），然后reuse，reuse后，打开一个新的PCB（假设为PCB1），设置层后将reuse导入到这个新的PCB中,然后将你的原理图（原理图的位号和网络与reuse的一致）网络表导入到一个新PCB中（假设为PCB2），将PCB1和PCB2做比较，生成ECO文件，然后将ECO文件导进PCB2中。大功告成！！！！！！！！！
作者: xlows_2009 时间: 2012-6-10 23:03
关注jimmy 很久了，这下又出手了,支持
作者: xdb2724678 时间: 2012-6-11 11:29
又是一个重磅炮弹,膜拜中.
作者: 与你同行 时间: 2012-6-11 14:23
感谢各位前辈的指导，我试下。有问题再向各位请教。
作者: 风冰子 时间: 2012-6-12 10:17
支持
作者: PADS爱好者 时间: 2012-6-12 12:49
不错，支持！
作者: wang525@ 时间: 2012-6-12 20:40
那位大侠是怎么一下子就看出地址线没做等长的啊
作者: 297469214 时间: 2012-6-13 15:18
为jimmy顶上
: r) S5 j" {# F0 U6 M
作者: yuan715happy 时间: 2012-6-13 17:29
{:soso_e100:}
7 l+ o+ J$ F$ [" G帖子都很好，支持！！
作者: cz0924 时间: 2012-6-14 17:26
jimmy 先贡献一个吧 让大家学习下
作者: ╰★_当_∮ 时间: 2012-6-15 09:41
好贴支持，顶一个！
作者: lwf19861111 时间: 2012-6-15 17:20
各位大侠好，有空的附件帮忙点评一下呗。我有个问题，为什么同个板子，两个人花的，容量差那么多，是不是我少了其中以个很重要的步骤。谢谢！！
-
-
新建文件夹.rar
431.73 KB, 下载次数: 1376, 下载积分: 威望 -5
作者: warmly 时间: 2012-6-17 08:27
本帖最后由 warmly 于 2012-6-18 09:30 编辑 ) w! ~" h+ Z( @# o6 k
6 @: k. Z+ L. p
我是版主jimmy的徒弟，这是我对你的"新建文件夹"中1.pcb板子的评审！6 ^6 {2 B2 M/ a4 ^ T
8 h# {$ K. x6 s8 B" k/ l
- k' {3 k- G- G- s
-
2.png
(245.18 KB, 下载次数: 136)
-
3.png
(392.02 KB, 下载次数: 36)
-
4.png
(425.91 KB, 下载次数: 40)
-
5.png
(353.08 KB, 下载次数: 37)
-
6.png
(268.35 KB, 下载次数: 30)
-
7.png
(244.95 KB, 下载次数: 34)
-
8.png
(290.87 KB, 下载次数: 37)
-
9.png
(307.83 KB, 下载次数: 25)
-
10.png
(317.13 KB, 下载次数: 41)
-
12.png
(291.08 KB, 下载次数: 32)
-
13.png
(214.86 KB, 下载次数: 27)
-
14.png
(244 KB, 下载次数: 29)
-
15.png
(309.99 KB, 下载次数: 42)
-
16.png
(197.71 KB, 下载次数: 36)
-
17.png
(149.25 KB, 下载次数: 33)
-
18.png
(173.2 KB, 下载次数: 37)
-
19.png
(230.55 KB, 下载次数: 33)
作者: flywinder 时间: 2012-6-18 09:22
warmly 发表于 2012-6-17 08:27 ( X+ Y+ g6 `" ~& L
我是版主jimmy的徒弟，这是我对你的"新建文件夹"中1.pcb板子的评审！
- x/ [% c$ U- A% c) o" A: cwhere？
作者: lwf19861111 时间: 2012-6-18 09:25
warmly 发表于 2012-6-17 08:27 : r6 M2 O1 B8 K; i* O
我是版主jimmy的徒弟，这是我对你的"新建文件夹"中1.pcb板子的评审！
在哪啊？？？？帮忙给文件2也评一个
作者: yzl1128 时间: 2012-6-18 13:18
支持,學習
$ E, ~; M, D( k7 a/ l
作者: lwf19861111 时间: 2012-6-18 17:21
warmly 发表于 2012-6-17 08:27
1 l9 b: b# ]6 O2 f/ f& U$ r我是版主jimmy的徒弟，这是我对你的"新建文件夹"中1.pcb板子的评审！
5 u& G( `$ y5 z9 q0 W请问如何设置，能使布线的时候自动扑捉到焊盘的中心？？
作者: jimmy 时间: 2012-6-19 08:35
lwf19861111 发表于 2012-6-18 17:21
8 f' f, k, `2 G) T1 Z7 w) n请问如何设置，能使布线的时候自动扑捉到焊盘的中心？？
软件操作类的请到此贴：https://www.eda365.com/thread-70863-1-1.html
* \3 W. Z# I% j# Q
, Q- T F1 i T% s, e此贴只检查PCB。
作者: sharp0 时间: 2012-6-19 09:16
名师出高徒，既然是PCB评审，有几点不明白，能否指点下，
0 J! F* C) e4 A1 p9 p; `1，串始并末，能否详细讲下，或者给个链接，学习下。本人菜鸟，百度谷歌不出来。0 ^* B; G0 O6 K3 f7 E+ a* g
2，3W走线应该在什么样的条件下考虑这样走线？- ^- F& {# ]* X/ h6 V ]% E( T
3，电源灌铜应比GND灌铜内缩1mm，为什么呢？有什么好处？6 {8 k0 R; ?, v
谢谢大神指点！
作者: jimmy 时间: 2012-6-19 09:50
sharp0 发表于 2012-6-19 09:16
; s$ T) }4 n2 B& y8 |4 C名师出高徒，既然是PCB评审，有几点不明白，能否指点下，
% t( a) f1 g$ ]1 p$ u g1，串始并末，能否详细讲下，或者给个链接，学习 ...
3 d2 L) y8 B3 V' W( e1，串始并末，能否详细讲下，或者给个链接，学习下。本人菜鸟，百度谷歌不出来
# V, {- _ v1 X. D: x% U6 }: s1 n$ S' `% M# ~& I I2 p
信号完整性-端接。论坛也有相关解释。自己在论坛找，不再重述6 H7 _) r8 f% w# a
9 Q4 j' x+ W o* F
2，3W走线应该在什么样的条件下考虑这样走线？
" u5 A. w o" W; l- j$ d+ F7 m/ y- e `' R+ a
任何情况下都必须的8 [- o. k$ h9 Z. }4 z
7 |1 W/ u' ~4 l6 p. j$ g' K& @3，电源灌铜应比GND灌铜内缩1mm，为什么呢？有什么好处？) ^6 T) ~6 k( {: U) }5 c4 I
7 a; w! m7 N* ^7 I! _9 s* a4 ]
电磁兼容完整性 书上有。论坛也有相关解释。自己在论坛找，不再重述
作者: flywinder 时间: 2012-6-19 15:36
本帖最后由 flywinder 于 2012-6-21 10:54 编辑 7 c! E- @; N: D1 |# K: L. Y: @! Z" ]
7 c( J' y# L: J( b& v
新画的板，4层，4层都走线，不足之处，还望各位大侠多多指教
: Q* y A/ [/ u' v& h# z& O* a) v7 Y* f1 B3 f l1 y7 } z
0 p' C' l9 x* Y+ ~欢迎多给建议
2 z9 H$ {' d0 Q6 @5 L; L) N: t4 }
" ~1 B! u$ ^% H
6 z' F& Q% A2 ~ K& }
欢迎评审.zip
(136.63 KB, 下载次数: 725)
作者: nydragon 时间: 2012-6-20 14:14
本帖最后由 nydragon 于 2012-6-20 14:26 编辑 9 z3 z' e8 B N% C
! Z+ n1 x4 i4 O4 m* {这个帖子好呀！如同实战。8 B9 ~. k. c! V' ?4 Z$ _0 _
我用pads9.3打开，提示有一些问题，不知道是什么意思：
0 h5 U; }7 b( z* K/ s: WWarning: Outdated thermal pad detected (Decal: DIP10X2-2.0, Pin: 0, Layer: <Mounted Side> )2 @! J8 B. h5 I0 N3 x
Thermal pad appearance may be different after loading data to PCB file.; m- @( Q6 S( H6 |& |+ o6 _2 B# S
Warning: Outdated thermal pad detected (Decal: DIP10X2-2.0, Pin: 0, Layer: <Inner Layers> )
( R. j, `( F- M+ w Thermal pad appearance may be different after loading data to PCB file.- w+ Y6 g# q9 S% }8 N
Warning: Outdated thermal pad detected (Decal: DIP10X2-2.0, Pin: 0, Layer: <Opposite Side> )0 ^& D3 D$ k( ]7 X! h
Thermal pad appearance may be different after loading data to PCB file.6 [+ B- z: S; k, a1 t
Warning: Outdated thermal pad detected (Decal: DIP10X2-2.0, Pin: 1, Layer: <Mounted Side> )
( {; o( z) [( }: j2 P2 j# } Thermal pad appearance may be different after loading data to PCB file.
7 K# [$ T$ {: N8 a" oWarning: Outdated thermal pad detected (Decal: DIP10X2-2.0, Pin: 1, Layer: <Inner Layers> )
' C- V$ x$ Q: f: L0 {" E/ o* p @ Thermal pad appearance may be different after loading data to PCB file.
! K9 M+ I( P6 E# AWarning: Outdated thermal pad detected (Decal: DIP10X2-2.0, Pin: 1, Layer: <Opposite Side> )3 V( V4 I8 ` h& h) J1 V
Thermal pad appearance may be different after loading data to PCB file.
作者: nydragon 时间: 2012-6-20 14:53
warmly 发表于 2012-6-17 08:27 ) v+ H8 E9 z6 h* m; E- ~, O' \
我是版主jimmy的徒弟，这是我对你的"新建文件夹"中1.pcb板子的评审！
名师出高徒！
5 t, i& c; \% @7 s+ w能否指点一下，我刚发的那些警告是什么意思？* l: _% s0 k1 `; [: f
另外，我看他这个板子的地层也使用了split/mixed的形式，有这个必要吗？& Z8 S1 P2 X" t* G' B, ]
谢谢！
作者: nydragon 时间: 2012-6-20 20:37
。。。我提的问题都是与那个板子有关的呀，怎么能简单的判定为软件操作的问题呢？
: w1 [& ]7 ?6 S
作者: jimmy 时间: 2012-6-26 13:30
nydragon 发表于 2012-6-20 20:37 0 L8 @( f( H6 L" A: U
。。。我提的问题都是与那个板子有关的呀，怎么能简单的判定为软件操作的问题呢？
" u7 G! F! W2 U) L$ i4 o8 f发到这个贴子吧$ p( X$ ]& W+ C/ a, O2 f" I) N' B
4 v: J4 K; U" \6 K
★★★ 大家一起学PADS（二） ★★★......【有问必答贴】8 E) s p+ S" p& a- \7 Z( P
https://www.eda365.com/forum.php? ... 63&fromuid=1147
' x: _4 J: w6 l& N2 n7 k
8 l7 E3 S2 e; l, Z1 ?; p' ]- j你的问题都是与板子有关的软件设置问题。- {& W$ u5 ]9 Z$ M" O' _* Z
: L# a( x# |6 p9 U+ `5 k* B! f: X X. Y, q
此回复保留一天。24小时后自动删除。; B! W5 ?2 B- @7 h* D
5 a- T+ G9 |# S" K' Y. `$ V
作者: rose_333 时间: 2012-6-27 09:04
4楼的板，虽有4层，但没有一层是比较完整的地，EMC肯定过不去的。
作者: flywinder 时间: 2012-6-28 08:52
rose_333 发表于 2012-6-27 09:04
" q, j. {. }* m! g) T3 v4楼的板，虽有4层，但没有一层是比较完整的地，EMC肯定过不去的。
2 N, q8 d/ J H @# J嗯，模仿的，试下，不行就换改成六层的
作者: 没性感 时间: 2012-6-28 10:33
这个的浩浩看看，学习学习
作者: liwei 时间: 2012-6-28 14:22
提个意见，以后评审内容能否写在板子外面，直接在板子上标注看起来实在太累了
作者: yimiyangguang 时间: 2012-6-28 22:20
本帖最后由 yimiyangguang 于 2012-6-28 23:05 编辑
$ {1 T3 ^0 Q$ e5 ?flywinder 发表于 2012-6-19 15:36 e5 l0 @" t8 A8 o- W7 g: X% `1 s$ @
新画的板，4层，4层都走线，不足之处，还望各位大侠多多指教
) i# W6 ?* k3 P( I! B我是版主jimmy的徒弟，这是我对你的"欢迎评审"中pcb板的评审！
, C" @- x6 f$ r% g/ l. A [" e# R V9 k% K1 b( A, p0 V; g
1 数字、模拟部分没有分开布局
1 p# y" y& K. d
9 s" n8 j1 T# l% f4 @3 f+ C$ j% v; |! Q- D6 _$ A% U; L6 W5 g
& ^0 S" N$ i/ z* i8 \1 Y, ]" k3 R0 ]- a, P b
2 滤波电容摆放顺序不对，应按照电容阻值先大后小摆放
4 v. A9 f" p7 s, u0 W6 A# z; X
?& W T1 i9 N6 S1 B$ m
+ k. e' C% ~% \6 z6 w4 t
7 s# L8 k! F6 V" Z( P
4 E9 A; f! }* M* k- p0 M: n* y
3 布局时要注意，器件的焊盘不能放在其他器件的固定孔上
) h- v% d) g; f4 A/ M- f; ~
! ]1 ^) L, J4 R, ?
3 I7 i( u( v( R
4 器件距离板框太近
* H- C3 y2 ]" t% c* E) A
* f9 L3 F, k/ G0 Z
2 |6 u. r5 f5 ?$ I8 r
5 过孔不要打在器件的焊盘上
, }1 {- J7 s L2 L1 i$ K: S) T
L, X1 f2 f Z' y
6 （a)晶体的两个电容放置时,要使用得分支长度尽量小
（b)晶体区域内不允许有其它信号走线经过
(c)晶体附近应打屏蔽地过孔
(d)晶体两根信号线走成类差分形式
, c7 n: A+ L( b
/ `; N7 v& q2 d D- k
; C2 c4 C8 N, [7 灌铜时不能出现碎铜
% t( w+ }; g5 k# H5 m
# s z: T$ n( d8 x7 W5 |8 电源部分走线需要加粗处理
/ [; o$ [% q8 C# n4 c
+ p% W' ~# N: Y1 G- A: Q8 |% A
9 线与线的间距要满足3W原则
; J$ s1 |$ O1 V& r9 z/ b
% J3 n% n8 t# [# s8 @# S
) z$ f" i V* `* W' N
10 走线宽度不能超过焊盘宽度
, I3 N- l! Q1 d- L1 [8 Q) o8 |! d$ _; m: k( C4 }3 u- ^$ j# m) j
11 走线时不能出现歪线，直角，锐角连线，
. j& F! e0 Y. S7 a* H% @
+ ]# t/ P" E! E% H- f5 }7 ~
12 走线时尽量从过孔和焊盘的中心出线
6 _$ f. I# f+ N1 g
. j$ f9 E5 b* N- t
13 过孔到过孔，过孔到焊盘，过孔到走线、过孔到铜皮的间距太小
& m9 O! ]9 [2 x P) e9 z
+ D X5 \. m/ X8 O
6 W2 |3 `' N4 u' d
14 板框要进行尺寸标注
+ g7 l* \9 p$ f- M* x9 d
作者: flywinder 时间: 2012-6-29 09:49
yimiyangguang 发表于 2012-6-28 22:20
4 I h0 u& V- Y& A. G3 { x! w1 H我是版主jimmy的徒弟，这是我对你的"欢迎评审"中pcb板的评审！5 F' @# ]# T5 g, J; u1 ` o
, \8 C, v) W" ?) e2 p: g4 Z1 N
1 数字、模拟部分没有分开布局
* o, r4 M- B, n& W& ~感谢你给的建议，有个疑问哈，滤波电容不是要先经大电容储能，再小电容滤波吗？那应该是小电容靠近器件端啊。
作者: flywinder 时间: 2012-6-29 13:53
本帖最后由 flywinder 于 2012-6-29 13:55 编辑 9 Q! O6 U1 ?1 Q
flywinder 发表于 2012-6-29 09:49 - C: ~) D( V) c5 O ^/ S/ r8 j0 D
感谢你给的建议，有个疑问哈，滤波电容不是要先经大电容储能，再小电容滤波吗？那应该是小电容靠近器件端 ...
7 i6 k9 Y% t' a# O) E( [) ~1 `7 \! m# F( V% A" Q& V
那么这两个电容的顺序应该没错哈，旁边的两个顺序要调换一下（上图2）PS:通过这2个电容给gps供电: D& T% t% D" A! u0 Y! v
! a2 o" g9 Y; v% p
J; B8 r+ Y8 ]3 T. U6 {
7 x8 A5 b% P' A5 U) x
8 G2 x X' O. D5 C& a, V' J. n
% ]& l6 F: s5 k6 @: P
3 e. g* C+ J2 Y {
作者: yimiyangguang 时间: 2012-6-30 10:09
flywinder 发表于 2012-6-29 13:53
' ~: i5 n: g3 ]3 c那么这两个电容的顺序应该没错哈，旁边的两个顺序要调换一下（上图2）PS:通过这2个电容给gps供电2 l% I" n$ ?) q1 V- t1 G
+ m9 V4 _9 Y* j X
...
是的
作者: lwf19861111 时间: 2012-7-12 16:00
本帖最后由 lwf19861111 于 2012-7-19 08:54 编辑 7 f' H9 p( R E9 u, Y O
$ s9 n3 s1 G: c; V' M5 V: f+ ]各位高手大家好，有空的话帮忙看看附件中的蛇形走线吧，就是单片的ddr。（其他部分不是本人画的，就那片ddr是我画的）。谢谢
-
-
蛇形走线.rar
796.82 KB, 下载次数: 773, 下载积分: 威望 -5
作者: huangzj 时间: 2012-7-18 09:18
看了板，你做的等长从美观上还行，但是功能上好像有点不太合适，比如同网络间距不到3w.没有做到9根同层（D【0：7】，DQM）,REF走线宽度不足，尤其是在芯片到滤波电容一段，
作者: ssry 时间: 2012-7-18 11:03
oye
作者: 川流不息 时间: 2012-7-24 15:26
9 线与线的间距要满足3W原则6 T3 w6 Z) J* L
3w原则上什么啊
作者: lwf19861111 时间: 2012-7-26 14:29
huangzj 发表于 2012-7-18 09:18
) b3 u* G; {0 S+ @看了板，你做的等长从美观上还行，但是功能上好像有点不太合适，比如同网络间距不到3w.没有做到9根同层（D【 ...
$ z( J& o8 [# u$ F3 d5 |, {对于9根同层我想问一下是什么意思，因为我处理器是放top的，ddr是放bottom的，那走线必定会穿过层，能帮我解释一下不？还有什么意见没啊？兄弟们你们别光下载不说话哈。。。。
作者: 黑牛 时间: 2012-7-28 16:39
lwf19861111 发表于 2012-7-26 14:29 " M3 L' s/ V R
对于9根同层我想问一下是什么意思，因为我处理器是放top的，ddr是放bottom的，那走线必定会穿过层，能帮我 ...
" ?, @: w# }- r1 M9根同层是指你所谓的9根信号要走在同一层，不管你IC是放哪一层的，如果走BOT9根就全部走BOT，即使是穿过层，也要同组的一起穿，也就是9根一起穿2 p' _, U$ W# y5 V- \
2 u0 v2 d/ F5 @; { I s! ~3 l# i另外3W原则是只信号线的线与线的间距要达到3倍的线宽，从线的中心与中心，线边缘与边缘是2W
作者: lwf19861111 时间: 2012-7-28 16:49
黑牛 发表于 2012-7-28 16:39
& N8 I9 J' {/ [4 \ `9根同层是指你所谓的9根信号要走在同一层，不管你IC是放哪一层的，如果走BOT9根就全部走BOT，即使是穿过层 ...
+ \% }5 O: Z! M5 t7 _谢谢
作者: lht-tz 时间: 2012-8-11 11:17
都那么多年我还是没什么进步。请指点一下！！！！
-
-
CH70.zip
275.3 KB, 下载次数: 382, 下载积分: 威望 -5
作者: flywinder 时间: 2012-8-11 15:11
lht-tz 发表于 2012-8-11 11:17
: o+ s: S$ {3 k都那么多年我还是没什么进步。请指点一下！！！！
9.3打不开，不知道是不是用pads画的
作者: lht-tz 时间: 2012-8-11 23:27
flywinder 发表于 2012-8-11 15:11 9 t' N- ~, r1 z7 Z; ]) G
9.3打不开，不知道是不是用pads画的
1 l6 a7 `3 ?4 u4 ]' [' T不好意思了 我的是9.4的 现在转asc了
PDAS-CH70.zip
(125.11 KB, 下载次数: 394)
作者: flywinder 时间: 2012-8-13 08:52
lht-tz 发表于 2012-8-11 23:27 6 h+ R8 d* C" \/ O6 @' |
不好意思了 我的是9.4的 现在转asc了
板子走线很整洁，给了一些自己的建议，你可以参考下: B8 j% V4 D3 I7 ~0 C7 F
& Y1 F2 h! X2 ]5 F# h- m7 r
1.3v3网络走线建议加宽
4 Y4 `9 O2 u, w4 d6 R! U( f
# r3 V4 t c+ @ Z4 K1 s( q! p Z4 i* |( r6 |: `8 K D# p
- l/ X3 ?9 q: P$ n, r+ s. @
2.锐角走线这种情况要避免5 k& X3 i+ m8 Y4 ?
$ @6 m: @$ ?2 L3 m8 V+ i$ V
& A. n( y1 E% |
, v. ^; m& U/ H6 ?( U1 {( [( l3 {+ a. E+ j
3.GND建议加宽
* B6 q4 W" @$ E3 _3 G/ N
h+ b3 W7 s' _% L0 ?" N+ J# S+ [
$ y. r. l, q5 i [1 _
- I2 J( N( O9 C( ?8 W! ]4.空间允许的情况下，这条线最好保持相同的宽度/ z- s6 L! V1 T3 N# W
" W. Q" a, {7 b* o3 |2 o& H$ b
8 X4 Q$ ^/ y+ `$ ^3 @
$ O( c4 P; `* M. y1 G
5.平面分割最好保持规格的几何形状2 a) v) [7 S7 N1 `: ^
' V( M1 p' D* _/ B, R8 ]
6 s4 L0 D+ e6 v0 A7 X( c8 r% y
/ o$ O8 b6 T: Q) @. n$ k6.板上空间允许，最好将E4移到分割区域内
" [: F" d! r- o- |: h- a3 O2 @
* |% n! C3 v, ?* v+ v# b+ X
E, e% k) s c; _- E0 d+ U
( u! r7 e' U @: y1 p7.板上空白地方可以多打地过孔
, z1 N$ f8 S% E+ t" L. _
* I/ U& ~+ [' H% `5 s% h
% [3 A- d2 Q5 f. U* U8.gnd跨分割平面了！
( A' l$ o( d- q, k: x0 R! W1 t" e( J
作者: lht-tz 时间: 2012-8-13 12:53
flywinder 发表于 2012-8-13 08:52
- z# Z2 Z: F2 b* j, H板子走线很整洁，给了一些自己的建议，你可以参考下
4 W7 B0 g# ^' n% A7 c# Z& j0 B0 r6 ~- v# V1 T% ~- Y' B
1.3v3网络走线建议加宽
感谢指导！我会改进的。还有其他问题吗？因为这块板的图像有点抖 主要是下面的芯片 ，因为布板前说上面的为主所以没顾及下面的芯片 所以下面的图像出现抖动！
作者: zhangjinhe 时间: 2012-8-16 18:14
拿二楼的板子练练手
作者: YUANHUI217 时间: 2012-8-22 08:40
请楼主有空帮我看看这块板，主要是DDR3走线部分现在的频率只能跑到360M正常来说是要跑到480M的，等长、平面分割也都做了还是这样，只有请教高手看是那的问题了，因为想急切知到问题在那还麻烦楼主能尽快帮我看看。谢谢！
-
-
BOX5.rar
436.1 KB, 下载次数: 655, 下载积分: 威望 -5
DDR3部分
作者: jimmy 时间: 2012-8-22 11:54
YUANHUI217 发表于 2012-8-22 08:40
/ L# T& u4 p b' |请楼主有空帮我看看这块板，主要是DDR3走线部分现在的频率只能跑到360M正常来说是要跑到480M的，等长、平面 ...
# L- d" Z. u) w+ u) q# x
$ @1 Y" B+ q. b6 L
+ G7 H. t; |# {# [& m% G
. _7 p: o0 ]! N+ G; U$ y8 l/ ^1 m H& E. C7 u8 a& H7 {' m
4 {* n2 D; |. w a# _" \% [. j2 Q) ^; v2 h' F3 w
: L! N! G1 ~) U0 e" r4 x
$ \) }; x; Y3 M m4 ~- C
作者: YUANHUI217 时间: 2012-8-22 15:19
本帖最后由 jimmy 于 2012-8-22 16:39 编辑 2 d- L+ y5 z) a' z+ T5 ]! r
jimmy 发表于 2012-8-22 11:54
, `$ B0 ]5 j7 ?3 I7 `& f非常感谢jimmy大师这么快就回复我了{:soso_e113:} ，看了你的评审我有几个问题想问' {1 Y, `! Y$ P8 [
1、您的第一个和第二个回复是不是有点茅盾？我是应该把REF模块放在中间还是靠近源端呢？
6 D. C) z9 c2 r" t( t$ o7 p2 Z, ~2、3W原则我也想满足但有时空间实在有限就只能妥协了。
- W8 [; s6 p' E3、你说的差分对走线没有按规则走线这里我知道，这是为了达到等长的要求才这样处理的，如果两条线完全等距就没法满足等长要求了。
. v+ l/ j" x" ^( U- \) ]4、另外我最想问的就是关于数据线、地址线、时钟线的等长关系，数据线是组内等长他和时钟线地址线没有等长关系吧？而地址线是走T型拓扑从结点到两颗内存的距离也是等长的，是这样吧？剩下就是时钟线了，我现在就是不确定他要和数据线等长还是地址线等长，还请jimmy帮我解惑。, a6 b7 }' A. g+ v4 Z( x
5、至于平面层被过孔分割太厉害也挺头痛的，地方就这么大又少不了要打这么多孔，真不知如何是好呀，不过还好没有割断的地方应该问题不大吧？
0 {4 T }! e b$ K* t以上疑问还请jimmy大师在有空的时候回复一下。谢谢！' U; G4 g, x8 Q
5 h! V/ Z7 _1 O
, o& o; V* `- O: N5 Vjimmy回复：
" [2 M( R" L2 y) g: V% C2 W7 B& X3 h) X: u! x
1，ref电源模块放在两片DDR的中间，供电不会一头近，一头远。; p! |9 S% L* _$ b y0 B* f
* \- R. A0 Q2 @5 p6 r8 x2，3W必须满足; \' [+ z3 z: ?8 a& Y
6 ^% m! A. v8 g4 L, ?3，差分对必须满足差分走线规则
. ]8 M% }, K+ q! | S+ P* v# q! w+ w$ N$ i6 x
4，数据线自己等长。地址，控制和时钟等长，都走T形。数据与时钟线不用等长，长度不要超过1000mil就行。
8 w! o/ e# a4 h8 x3 B- [1 K8 R/ ~2 K- V: J$ s0 O/ o! D
5，参考平面必须要完整，并且DDR2的线不能跨电源分割。跨分割会引起信号完整性问题。
+ V2 A- t/ b3 }% q0 z! f$ d0 ?0 F' q9 F
打孔的时候注意孔与孔之间的间距。
作者: shirly229 时间: 2012-8-22 16:44
jimmy说的第一个问题靠近原端的是时钟差分线的两个电阻R37和R36应该靠近CPU放置吧, C2 N N- {/ ~ P
2、我觉得对于差分线一定要先走好，特别是时钟差分线，因为你的地址线数据线的等长都是依据时钟线的，如果你的时钟线都有问题，整个DDR是没法用的，重点是你的时钟线没有包地啊，没有空间铺铜，总该要走地线包一下啊) i5 S. J, B, n+ ~% Q! u2 m
3、对于差分线的等长，首先是等间距，然后想办法在差分线的原端或者末端对短的一根线绕线，这样就避免了不等距3 s }) b0 R9 \1 ] A
4、每个ddr的等长要求是和CPU的要求有关的，如果CPU没有要求，一般是地址线和数据线与时钟线的等长误差在+/-200mil
$ X$ \% T5 u1 B5、对于割断你可以将过孔错开打啊，或者两个孔两个孔稍微分开有铜铺过，三个也可以一组啊
* W0 u: b3 H) O3 @我的建议就是上面的
作者: YUANHUI217 时间: 2012-8-23 01:23
谢谢JIMMY大师的即时指点，下一版改板就从这几个方面入手了，希望能药到病除
0 J+ Q* c0 y8 F3 ~另外我再想请教一点就是关于REF电源的工作电流是比较大吗，为什么走线要求这么大？因为我看原理图上的分压电阻都是K级的算下来电流也不过MA级呀？问题可能有点低级，见笑了
作者: YUANHUI217 时间: 2012-8-23 01:27
shirly229 发表于 2012-8-22 16:44 \9 M F4 Z* i& v8 @! f9 B
jimmy说的第一个问题靠近原端的是时钟差分线的两个电阻R37和R36应该靠近CPU放置吧+ ], ?" m4 x s+ e% c2 r# i
2、我觉得对于差分线一定 ...
没错，我是误会的JIMMY的意思，谢谢你的指正。也谢谢你的耐心分析，都收下了{:soso_e181:}
作者: 丁响820425 时间: 2012-8-23 11:18
却钱啊啊啊 啊
作者: daicy 时间: 2012-8-23 13:49
这样一看，我画的板简直就是乱七八糟啊，改正，不好意思上传，先自己改正了。
作者: marksman 时间: 2012-8-23 14:43
楼上的，这块板子我看起来好亲切。
作者: ALIDA 时间: 2012-8-23 16:51
汗！新手啊，学习中。
作者: ALIDA 时间: 2012-8-23 16:56
求 PCB学习QQ群啊，新手急需大家指导。拉我 QQ号是891724935
作者: YUANHUI217 时间: 2012-8-24 09:21
marksman 发表于 2012-8-23 14:43
/ a1 ~- Y% t4 X) P+ `' j; J) Z楼上的，这块板子我看起来好亲切。
, M% g4 F2 | }% w现在做这个方案的是很多，请教对于DDR这一块的布线你有什么心得？拿出来分享一下哈
作者: YUANHUI217 时间: 2012-8-24 09:26
YUANHUI217 发表于 2012-8-23 01:23 2 H$ u5 A" t5 u# Z: F" x9 u- Q6 c
谢谢JIMMY大师的即时指点，下一版改板就从这几个方面入手了，希望能药到病除
! X0 p% F; V1 U另外我再想请教一点就是关 ...
" h/ {, i! p* M! l查了一些资料都说电流很小，在nA级因为是VDD跟随电压所以最主要是做好抗干扰处理，对走线宽度要求不高。不知对否
作者: YUANHUI217 时间: 2012-8-24 14:20
YUANHUI217 发表于 2012-8-24 09:26 , Q% t1 h1 F3 M
查了一些资料都说电流很小，在nA级因为是VDD跟随电压所以最主要是做好抗干扰处理，对走线宽度要求不高。不 ...
大师千万别误会{:soso_e100:} 不是不相信，只是看到不同的说法就拿出来一起讨论，为真理而上下求索嘛{:soso_e113:}
作者: chenlinfeng88 时间: 2012-8-26 12:53
YUANHUI217 发表于 2012-8-24 14:20 1 b% I Y; Z! q2 H: F( j8 i
大师千万别误会 不是不相信，只是看到不同的说法就拿出来一起讨论，为真理而上下求索嘛{:so ...
作为新手，我提个问题，你的匹配电阻前端差分线长度误差太严重了，有36mil，想问一下，等长是所有的匹配电阻前后等长，还是只要整个过程中等长就可以了？
-
差分对.jpg
(27.5 KB, 下载次数: 34)
作者: chenlinfeng88 时间: 2012-8-26 13:18
YUANHUI217 发表于 2012-8-24 14:20
) _; `+ O. F# f! W& ?5 d9 [$ S大师千万别误会 不是不相信，只是看到不同的说法就拿出来一起讨论，为真理而上下求索嘛{:so ...
- D4 m0 {7 v$ W- Q) x' @还有，你的阻抗都是在板子上做的吗？怎么没有看到你的匹配电阻？
作者: YUANHUI217 时间: 2012-8-27 10:43
chenlinfeng88 发表于 2012-8-26 13:18
/ N" b$ P, K F# {: ^还有，你的阻抗都是在板子上做的吗？怎么没有看到你的匹配电阻？
( ~8 s) t6 P3 z- h& ?6 E是的，做板时都有阻抗要求
作者: chenlinfeng88 时间: 2012-8-28 21:02
chenlinfeng88 发表于 2012-8-26 12:53 + _5 q; h& c% I3 p, h
作为新手，我提个问题，你的匹配电阻前端差分线长度误差太严重了，有36mil，想问一下，等长是所有的匹配电 ...
是不是我问的问题不对？咋没人回答，请各位高手帮忙解答下，感谢！
作者: yangzia 时间: 2012-8-29 13:14
大家能否分享下审查经验啊？互相讨论下审查经验？YUANHUI217 or jimmy ?
作者: may~chen 时间: 2012-8-29 21:22
过孔是不是太小了，我们公司的标准是 0.45/0.7~~~
作者: may~chen 时间: 2012-8-29 21:40
chenlinfeng88 发表于 2012-8-28 21:02
0 K3 d2 p: }4 a/ z2 ?是不是我问的问题不对？咋没人回答，请各位高手帮忙解答下，感谢！
( _1 F* n7 r0 `& ?8 ^6 k我做过几款音源板，差分线是实在没办法等长了，出来的效果不差$ A, ?6 V' b2 m7 X- [/ h6 S, Q
其实要求不是规定死，你必须走等长，36mil对我那几块板说，小巫见大巫~~~
作者: chenlinfeng88 时间: 2012-8-30 07:21
may~chen 发表于 2012-8-29 21:40 & D( l) ]* _/ f
我做过几款音源板，差分线是实在没办法等长了，出来的效果不差: F- q& _' ]4 K4 V
其实要求不是规定死，你必须走等长，36mi ...
再问一个问题，你的阻抗一般是在板子上做还是加22或者是33欧电阻？
作者: may~chen 时间: 2012-8-30 08:40
chenlinfeng88 发表于 2012-8-30 07:21 1 Q5 T/ P F) k+ h, _( w7 W
再问一个问题，你的阻抗一般是在板子上做还是加22或者是33欧电阻？
加电阻~~~
4 Y+ P1 I3 A, L一般只有公司比较大的单，上头比较重视的，领导才要求我们在板上做~~~
作者: chenlinfeng88 时间: 2012-8-30 19:12
may~chen 发表于 2012-8-30 08:40
% g6 U1 K! M, g加电阻~~~$ \ O5 c8 ^/ {' s, Q1 K# p$ _
一般只有公司比较大的单，上头比较重视的，领导才要求我们在板上做~~~
为什么？在板子上做成本会高很多吗？加电阻会比较占空间。。。
作者: may~chen 时间: 2012-8-30 19:46
chenlinfeng88 发表于 2012-8-30 19:12
" k+ q0 {9 J$ c3 a为什么？在板子上做成本会高很多吗？加电阻会比较占空间。。。
) F5 h E5 Y. d- @有些差分线因为结构布局的问题，实在做不到等长，没有办法啊
" q1 x. d: q" j9 m有时就算空间再多，你也用不到那些多余的空间啊$ c! B* B; g( g* Q0 n" F
一些要求是为了电路更好的效果，而不是为了这个要求而破坏你其他的设计~~~
作者: hj3175418 时间: 2012-9-3 11:50
学习下，不过怎么下不来啊
作者: xiaomujie 时间: 2012-9-3 16:04
学习
作者: muna 时间: 2012-9-17 17:13
nydragon 发表于 2012-6-20 20:37
. S: n( i' y5 z5 n5 ]。。。我提的问题都是与那个板子有关的呀，怎么能简单的判定为软件操作的问题呢？
{:soso_e100:}
作者: YUANHUI217 时间: 2012-9-21 10:21
may~chen 发表于 2012-8-30 19:46 * r. S6 x$ a+ p1 l2 j$ K" v1 J
有些差分线因为结构布局的问题，实在做不到等长，没有办法啊8 u9 ]3 p- H; o9 t$ s6 {. a
有时就算空间再多，你也用不到那些多余的空 ...
8 N( l. r, I! s v5 ?1 E: p1 N可不可以这样理解，在信号线上直接串电阻和靠走线或制板工艺控制走线的阻抗得到的效果是一样的？因为现在我们的差分线阻抗要求是100OHM可是怎么调整线宽都只能做到70OHM所以我准备在走线上串33OHM的电阻来实现不知这个思想是否正确。还请指教。谢谢！
作者: may~chen 时间: 2012-9-29 09:41
YUANHUI217 发表于 2012-9-21 10:21
8 \& j, i9 m( p h+ F7 K可不可以这样理解，在信号线上直接串电阻和靠走线或制板工艺控制走线的阻抗得到的效果是一样的？因为现在 ...
不行，你虽然阻抗一样了，但是线路上的时序还是有问题，串上电阻后会衰减~
作者: YUANHUI217 时间: 2012-9-29 10:32
may~chen 发表于 2012-9-29 09:41 4 W" m" [% ^5 L" j1 [! e0 w# q
不行，你虽然阻抗一样了，但是线路上的时序还是有问题，串上电阻后会衰减~
了解，因为两种阻抗造成的延时是不同的。那这么说走线上串的电阻作用就很单一了甚至说可有可无。
作者: zhangjinhe 时间: 2012-10-4 21:00
求教。。。。。。。。
-
-
UPC1188HLR.rar
68.53 KB, 下载次数: 241, 下载积分: 威望 -5
作者: zhangjinhe 时间: 2012-10-9 18:07
zhangjinhe 发表于 2012-10-4 21:00
9 g9 {4 @/ e' N求教。。。。。。。。
* ~* ~2 K% B+ c# z% ~版主上传了。。。。。。。
-
-
桌面.rar
81.88 KB, 下载次数: 232, 下载积分: 威望 -5
作者: shirly409632889 时间: 2012-10-10 15:02
楼上的布局不一般的乱。
作者: shirly409632889 时间: 2012-10-10 15:18
版主，您好！8 K ^1 c3 T8 i: g: B! b/ p
有个疑问，您说"数据线自已等长，地址，控制和时钟等长，都走T型，数据与时钟不用等长，长度不超过1000mil." 其中1000mil 是指走线总长，还是指数据线与时钟线之间误差？
作者: jennyzhu 时间: 2012-10-16 11:33
请帮忙评审。
-
-
主板.rar
869.51 KB, 下载次数: 382, 下载积分: 威望 -5
作者: Larry_11844 时间: 2012-10-16 16:56
shirly409632889 发表于 2012-10-10 15:18 , N" o" ^. V7 q1 z, E' c" H
版主，您好！
* A* l3 y' S0 C1 Q; o 有个疑问，您说"数据线自已等长，地址，控制和时钟等长，都走T型，数据与时钟不用等长 ...
$ W1 g& T- N! ]' s5 J5 K地址线跟数据线不超过1000mil
作者: Larry_11844 时间: 2012-10-16 17:34
本帖最后由 Larry_11844 于 2012-10-16 17:42 编辑 6 _, Q3 {0 p5 y- a' u; d; B' I# P
jennyzhu 发表于 2012-10-16 11:33
6 @% U; J) h" j- G8 A v" u3 Y请帮忙评审。
. K' A6 g0 l3 d e
* e0 @) X- c+ W w6 t7 V' d: S; \你好，对你的板子又一点个人的建议，具体内容见附件
1 X! ^9 V! t8 b补充一下，板子上的过孔，建议你除了bga里面用8/16的，其余地方建议用10/22（10/20）的过孔。) m; P$ r$ z$ s/ O+ P$ x* Q
整个板子希望你重新布局，大器件不要顶底对贴，这样你的板子上的空间还是比较充足的
-
-
SDV1610-MAIN-NTK-V1.0评审建议.rar
503.85 KB, 下载次数: 496, 下载积分: 威望 -5
作者: shirly229 时间: 2012-10-18 11:49
60楼，你的板子我的建议如下：
7 e. l4 t$ K% [9 h; c6 F1、对于插件上的地信号你可以不走线，因为你有铺铜皮，铜皮会连上的，这样可以省去很多空间
- [* E( s+ g2 ~; V7 g1 \2、电源线如果是走线最好要包地，你的板子完全有这个空间
# x( n6 @. K$ _" ?3、走线可以走直线的，不要走转折，稍微修改一下布局就可以了，走线别走锐角啊
作者: shirly229 时间: 2012-10-18 11:49
4、因为你是两层板多打地孔吧/ v2 u4 m* S# l( X, x+ C' D0 e* R
作者: ruqin606 时间: 2012-10-25 12:22
的确是学习好资料
作者: jstiger 时间: 2012-10-27 17:54
好资料，多谢。
作者: jiajinkey 时间: 2012-11-8 16:25
shirly409632889 发表于 2012-10-10 15:18
1 O+ @ f- ]7 ~. a& {版主，您好！
) w/ ?1 X# \. r+ o( X4 g 有个疑问，您说"数据线自已等长，地址，控制和时钟等长，都走T型，数据与时钟不用等长 ...
当然是误差
作者: okele 时间: 2012-12-7 17:38
warmly 发表于 2012-6-17 08:27 ) R5 m: y. q1 M' g8 p
我是版主jimmy的徒弟，这是我对你的"新建文件夹"中1.pcb板子的评审！
, V1 L9 d8 H4 ~" m, q: f碎铜有什么影响没有啊 ，不是gnd铺的铜能够互相连通就可以了吗
作者: RESET 时间: 2012-12-8 09:41
flywinder 发表于 2012-8-13 08:52 # Q8 ]2 s/ f) p" V
板子走线很整洁，给了一些自己的建议，你可以参考下
+ ]( A% A( Z6 H1 U6 W
6 D- v* G1 z- b9 ~; t) ^- k1.3v3网络走线建议加宽
5 R' R: {; V* @" s( O学习了真到位
作者: fuchongfjk 时间: 2012-12-9 13:34
二楼的板子练练手
作者: jimmy 时间: 2012-12-10 08:45
Larry_11844 发表于 2012-10-16 17:34 q$ d$ k& t; L$ h; r4 B: x
你好，对你的板子又一点个人的建议，具体内容见附件
2 o @: X5 y* P, d7 Z补充一下，板子上的过孔，建议你除了bga里面用8/1 ...
评审意见很中肯。
| 欢迎光临 EDA365电子论坛网 (https://bbs.eda365.com/) |
Powered by Discuz! X3.2 |
