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标题: allegro package designer里怎么修改过孔网络呢 [打印本页]
作者: 李萌翻    时间: 2023-8-7 19:33
标题: allegro package designer里怎么修改过孔网络呢
allegro package designer里怎么修改过孔网络呢
- w" `$ {, |5 K# O
作者: monarch_zen    时间: 2023-8-7 21:35
插件
作者: 李萌翻    时间: 2023-8-8 09:37
monarch_zen 发表于 2023-8-7 21:354 ?& w2 n' Z8 \, x7 m- g+ j
插件
/ }1 Q6 z+ o5 n* H6 ~8 l
可以分享下吗？只找到PCB的skill3 t$ ^% U; y, `& m; P( {
作者: 姽婳涟翩    时间: 2023-8-8 13:28
Derive assignment 用这个指令就可以
作者: 李萌翻    时间: 2023-8-8 14:41
姽婳涟翩 发表于 2023-8-8 13:28
  g# Y% _- T4 C2 C+ C/ rDerive assignment 用这个指令就可以

: `3 `" f. `7 `, E- F, e% \命令找到了，具体怎么操作可以讲下吗？
作者: 姽婳涟翩    时间: 2023-8-8 17:47
点击这个命令 然后框选就好了
: s7 D. Q6 y" p8 Q
作者: 李萌翻    时间: 2023-8-9 14:21
姽婳涟翩 发表于 2023-8-8 17:47& n  @0 `. p7 E* }* H! v
点击这个命令 然后框选就好了
! }9 a* r4 k3 V: F0 f% q
比如这个孔的网络是GND，我想改成DQ_63，怎么用这个命令修改呢？6 L% [1 D2 P' S" U3 o$ R
作者: 姽婳涟翩    时间: 2023-8-9 17:35
李萌翻 发表于 2023-8-9 14:21
, S- D2 a) Y" l% m4 M  Y# N比如这个孔的网络是GND，我想改成DQ_63，怎么用这个命令修改呢？

- n3 X7 d$ z" c首先要把所有VSS和via连接的地方删除 特别是shape，然后via就会变成 dummy net，这样你直接把DDR DQ和via连一下就好了2 _- {- p  {/ u" ~/ G7 S6 \. Y
一般发生你这样的情况都是刷新ball map导致的，这时候用Derive assignment就不太适用了
4 a' k  [2 K4 T  e( y
作者: 李萌翻    时间: 2023-8-10 09:57
姽婳涟翩 发表于 2023-8-9 17:35
8 y3 L% N" s3 t首先要把所有VSS和via连接的地方删除 特别是shape，然后via就会变成 dummy net，这样你直接把DDR DQ和via ...
/ q9 }9 X/ d# q. S/ A4 u+ A! j* k
好的，了解了
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