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标题: 这段verilog代码是不是有问题啊，仿真波形错误啊？ [打印本页]

作者: mengzhuhao 时间: 2007-11-21 20:45
标题: 这段verilog代码是不是有问题啊，仿真波形错误啊？
是一个关于流水线方式实现的8位全加器
从书上抄的一个例子：
module pipeline(cout,sum,ina,inb,cin,clk);

output [7:0] sum;
output cout;
input [7:0] ina;
input [7:0] inb;
input cin,clk;
reg [7:0] tempa,tempb,sum;
reg tempci,firstco,secondco,thirdco,cout;
reg [1:0] firsts,thirda,thirdb;
reg [3:0] seconda;
reg [3:0] secondb;
reg [3:0] seconds;
reg [5:0] firsta,firstb,thirds;

always @(posedge clk)
      begin
         tempa=ina;
         tempb=inb;
         tempci=cin;
      end

always @(posedge clk)
      begin
         {firstco,firsts}=tempa[1:0]+tempb[1:0]+tempci;
         firsta=tempa[7:2];
         firstb=tempb[7:2];
      end

always @(posedge clk)
      begin
         {secondco,seconds}={firsta[1:0]+firstb[1:0]+firstco,firsts};
         seconda=firsta[5:2];
         secondb=firstb[5:2];
      end

always @(posedge clk)
      begin
         {thirdco,thirds}={seconda[1:0]+secondb[1:0]+secondco,seconds};
         thirda=seconda[3:2];
         thirdb=secondb[3:2];
      end

always @(posedge clk)
      begin
         {cout,sum}={thirda[1:0]+thirdb[1:0]+thirdco,thirds};
      end

endmodule
自己写了一个激励文件：
`timescale 10ns / 1ns
module pipeline_tb;

//Internal signals declarations:
wire cout;
wire [7:0]sum;
reg [7:0]ina;
reg [7:0]inb;
reg cin;
reg clk;
parameter dely=10;

// Unit Under Test port map
pipeline UUT (
      .cout(cout),
      .sum(sum),
      .ina(ina),
      .inb(inb),
      .cin(cin),
      .clk(clk));

always #(dely/2)clk=~clk;

initial
      begin
         clk=0;
         cin=0;
         ina=8'b0;
         inb=8'b0;
         #(dely*1000) $finish;
      end

always #(10*dely) cin=$random;

always #(10*dely) ina=$random;

always #(10*dely) inb=$random;

initial
      $monitor($realtime,,"ps %h %h %h %h %h %h ",cout,sum,ina,inb,cin,clk);
endmodule
但是仿真出来的波形明显不对啊

Snap1.jpg (105.58 KB, 下载次数: 13)

作者: langhuamin 时间: 2007-11-22 13:28
就是中间那组数据有一位算错了。估计是连续进位的问题。

[ 本帖最后由 langhuamin 于 2007-11-23 08:31 编辑 ]

作者: mengzhuhao 时间: 2007-11-23 08:58

原帖由 langhuamin 于 2007-11-22 13:28 发表 * r5 t2 _; p( i4 E0 \
就是中间那组数据有一位算错了。估计是连续进位的问题。

问题是，为何第一个进位正确，而后面的两个进位就错误了？这属于什么问题？

作者: langhuamin 时间: 2007-11-23 12:28
据猜测，程序可能有问题。
{thirdco,thirds}={seconda[1:0]+secondb[1:0]+secondco,seconds};PCB

其中，{seconda[1:0]+secondb[1:0]+secondco,seconds}是6位，{thirdco,thirds}是7位，

导致最高进位出现问题。

此属推断，待验证。。。

可以尝试先将second[2:0]＝seconda[1:0]+secondb[1:0]+secondco;

再{thirdco,thirds}={second[2:0],seconds};

不过我这边现在没装这个工具软件。。。

[ 本帖最后由 langhuamin 于 2007-11-23 18:40 编辑 ]

作者: langhuamin 时间: 2007-11-24 11:54
回去试了一下，确实如此。
而且程序段可以作以下简化：

reg [8:0]ins;

always @(posedge clk)
  begin
   tempa<=ina;
   tempb<=inb;
   tempci<=cin;
end
always @(posedge clk)
begin
   ins=tempa+tempb+tempc;
   {cout,sum}={ins};
end

作者: mengzhuhao 时间: 2007-11-24 21:22

原帖由 langhuamin 于 2007-11-24 11:54 发表 " e0 s! S3 t  r0 p3 B
回去试了一下，确实如此。
: Y& e- J( s! E' t' _0 s; `而且程序段可以作以下简化：5 U% d. V7 U7 }/ k9 y% Q" u, c3 w
( R- ]+ \4 C9 l2 l+ \, e% v

) U8 q6 b$ C- Z9 G" Qreg [8:0]ins;
5 \- G7 r1 J; l0 T( t# A" v. v1 a
8 d8 k" d1 z/ m. ^1 S3 Y. Talways @(posedge clk)
6 G: [, l, M- V/ q; p% q- c. _  begin
" F- x: J% P6 Z1 W, m    tempa

虽然没错
这样的代码综合出来比流水线效率低
综合出来用的器件也多哈
呵呵

作者: mengzhuhao 时间: 2007-11-24 21:25

原帖由 langhuamin 于 2007-11-23 12:28 发表 4 c1 i+ y$ t$ M* [5 Z2 |
据猜测，程序可能有问题。
& P, A- n' _" k1 ~4 x( B* k{thirdco,thirds}={seconda[1:0]+secondb[1:0]+secondco,seconds}CB
( P* d6 P/ I" C; r
3 A8 `& _! A* s% r; @) { [# e7 W8 h7 A4 p; A" ^
其中，{seconda[1:0]+secondb[1:0]+secondco,seconds}是6位，{thirdco,thirds}是7位，3 s& T) r7 G6 c# t- C; q

4 N* T: F9 e; N/ R/ z# r+ I3 ?5 p导致最高进位出现问题 ...

这个问题我也注意到了
但问题在于为何第一也是这样的效果为何就有进位变化
而只有后面的两个有错误？

不知道是否与verilog语言本事有关系？

我自己试了试
如何在加之前先把2位的值赋值给一个3位的值
这样就能保证赋值间的位数一样
这样进位的值就不会丢失了

作者: langhuamin 时间: 2007-11-24 22:05

原帖由 mengzhuhao 于 2007-11-24 21:25 发表
8 K$ ~% H8 ?* K" d+ n% r; n
% d* p0 {1 ^+ l9 g. i/ n4 b这个问题我也注意到了
; w% G; J( g+ ^) `, y但问题在于为何第一也是这样的效果为何就有进位变化
0 b, y' T- ^! {1 @1 V1 w! ?而只有后面的两个有错误？2 b0 ?7 }6 w* [5 l Y- \# v% @, G
1 Q# Z! r0 _+ {4 p) A6 ]) ^! V
不知道是否与verilog语言本事有关系？
4 y* H& {5 ~; m! k
2 m4 O3 I: t! ?6 S我自己试了试
$ [) }$ g# n* {如何在加之前先把2位的值赋值给一个3位的值
5 W) {! F' x8 }9 _5 D这样 ...

也可以说是verilog本身的原因吧，
因为这里{thirdco,thirds}={seconda[1:0]+secondb[1:0]+secondco,seconds}
并不是将右边计算完后得出的数据直接放入{thirdco,thirds}中的，
这里{}＝{};在次序上是先将里面的算完得出运算结果(这时已经确定位数)，然后再把结果作＝处理。分两步进行。
本质上与second[2:0]＝seconda[1:0]+secondb[1:0]+secondco；不一样。
一开始我也想到“在加之前先把2位的值赋值给一个3位的值”，这个方法和我说的那个原理类似。PCB

作者: langhuamin 时间: 2007-11-24 22:09

原帖由 mengzhuhao 于 2007-11-24 21:22 发表 , u v1 B# O# f! }! x
1 C4 K+ O5 T# z# |# d
虽然没错' B% N2 e8 r. ]6 i! H3 b7 l
这样的代码综合出来比流水线效率低7 s, J, W, k9 j" A( y$ a
综合出来用的器件也多哈
" H' p( A' n- l+ P- h呵呵

呵呵，这个我倒没考虑过

作者: mengzhuhao 时间: 2007-11-25 21:52

原帖由 langhuamin 于 2007-11-24 22:09 发表
: g6 b3 _% z% ^/ Z( f) a; M, |" Q
/ b+ X! z5 y6 t+ M: w
o7 O; l# d. u9 H& x" ^
- F" H3 c3 J- t' I( L/ z4 ?( N' C呵呵，这个我倒没考虑过

你可以参看一些教程里面的综合结果实例对比

代码不同效率不一样虽然结果相同

作者: langhuamin 时间: 2007-11-26 10:43
嗯好的,有机会会多去看看的.呵呵

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