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标题: 时钟采样问题 [打印本页]

作者: Tdongxue 时间: 2022-12-14 15:47
标题: 时钟采样问题
我们常说，数字信号在时钟的上升沿或下降沿采样，但是当信号频率较高时，信号线或时钟线的边沿会比较缓慢且波形不是很好。
在实际测量中，假设信号在时钟的上升沿采样，那么采样点具体在时钟的上升沿什么位置？假如信号有过冲或振铃，那么采样位置会不会改变？哪位能介绍下芯片内部的采样电路结构？

作者: unfaithful2021 时间: 2022-12-14 16:43
在上升沿或者下降延采样，其实就是跳变延采样，在时钟信号跳变的时候，锁定数据信号的状态。一般来说，采样点对应着数据位的中间，也就是时钟信号的跳变刚好对应数据信号的中间。至于振铃什么的数据信号不好，是可能出现误采样的。

作者: Tdongxue 时间: 2022-12-14 17:14

unfaithful2021 发表于 2022-12-14 16:43
# d" u4 V1 u* b在上升沿或者下降延采样，其实就是跳变延采样，在时钟信号跳变的时候，锁定数据信号的状态。一般来说，采样 ...

就像下面这个时钟信号，具体是时钟上升（下降）沿的那个点采样？采样点和电路有什么关系？

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