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标题: PCIE的PCB设计有什么要求？ [打印本页]
作者: DIY民工    时间: 2022-12-7 14:48
标题: PCIE的PCB设计有什么要求？
请教大家一下，就是PCIE在做PCB设计的时候有哪些要求，比如阻抗要求，间距要求，等长要求等，哪位大佬做过可以分享一下吗？
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作者: Monet    时间: 2022-12-7 15:30
85欧姆差分阻抗，至少3倍间距，差分对内等长，RX/TX分组组内等长。暂时就想到这些
作者: DIY民工    时间: 2022-12-7 17:30
Monet 发表于 2022-12-7 15:30
, [! f5 m0 P# Z& M. n( m85欧姆差分阻抗，至少3倍间距，差分对内等长，RX/TX分组组内等长。暂时就想到这些

6 K, U; q3 K8 i' d谢谢这位兄弟，以为除了USB其他差分都是100ohm阻抗
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作者: qawsedfffrr    时间: 2022-12-8 10:12
看规范，PCIE3.0规范里面提到 为降低成本 FR4板材也可以用但里面有很多细节我懒得去翻，去看规范怎么讲得吧，间距要求规范没有说根据芯片设计要求，像英特尔 7H或以上间距，PCIE规范给的RX\TX组内skew误差几个ns，误差很宽一般情况下可无需等长，至于阻抗会出现85或100，因为有的板子层数多厚度固定导致阻抗很难控制所以多层板控制85，有的会做100，详细查看芯片手册。一般按85做比较常规，100也会有
作者: qawsedfffrr    时间: 2022-12-8 10:15
qawsedfffrr 发表于 2022-12-8 10:12# ]8 R5 J- x1 |4 k" q  _
看规范，PCIE3.0规范里面提到 为降低成本 FR4板材也可以用但里面有很多细节我懒得去翻，去看规范怎么讲得吧 ...
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以上内容在PCIE规范均可查到，配合芯片设计要求更能确定如何设计。
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作者: ESCAPE    时间: 2022-12-8 10:56
因为PCIE传输信号的额速度比较高，要根据高速数字信号的要求
作者: briantseng    时间: 2022-12-8 13:50
FYR
! Y! A  z( B* g- B2 r損耗其實是最大問題) R+ {+ \. e1 y: B
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作者: DIY民工    时间: 2022-12-12 10:34
qawsedfffrr 发表于 2022-12-8 10:12: d' F* y8 ]& P, O. c, K
看规范，PCIE3.0规范里面提到 为降低成本 FR4板材也可以用但里面有很多细节我懒得去翻，去看规范怎么讲得吧 ...

2 C/ m9 c' b# w4 t& n' q' @. Z6 @3 j谢谢你的详细解答，让我对PCIE设计有了更多的认识0 B$ g% S* E9 h) V7 T" p
作者: 1428624229    时间: 2022-12-13 09:32
一般85欧姆阻抗 串容串阻做隔层参考 rx tx等长圆弧处理 对内2mil 绕线做5倍线宽 回流地孔打好 控制stub长度 和其他信号尽量分隔开
作者: fa888    时间: 2023-2-13 14:23
PCI Express (PCIe) PCB 設計有幾個必須考慮的要求，以確保正常的功能：
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& y6 o. F  u9 \2 d信號完整性：PCIe 信號是高速信號，需要適當的路由和端接以防止信號衰減。
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; j/ w1 J, b' z0 L* P% {4 ~接地和供電：PCIe 卡需要清潔穩定的電源。 卡的正確接地和供電對於確保正確操作非常重要。
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參考平面：PCIe 信號必須以接地平面為參考，以最大限度地減少噪聲和串擾。( Z5 l: W2 w$ b
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走線長度匹配：發送器和接收器之間的走線長度匹配對於保持信號完整性很重要。7 v$ |/ }7 l; C$ K  R
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通孔拼接：連接 PCB 不同層的通孔的放置方式應盡量減少對信號完整性的影響。
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PCB 疊層：應仔細規劃 PCB 疊層，以確保參考平面對齊，並且信號層和電源層分開以最大程度地減少串擾。: s$ ~2 K  l" A! b
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組件放置：組件放置對於保持高速信號的完整性以及最大程度地減少噪聲和串擾的影響至關重要。2 Z" q  i0 }/ G4 @0 ~" j, r

3 Q" B( l0 f0 a3 J* g4 K& w+ E+ h連接器放置：PCIe 連接器應放置在易於訪問的位置，並允許正確路由信號。



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