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标题: ddr3 仿真读取出错 [打印本页]

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作者: dyunasing    时间: 2022-10-24 10:40
标题: ddr3 仿真读取出错
各位好，
/ q4 j9 ?2 u  m最近在重跑人家的一个ddr3的仿真项目，
# m7 r8 m# L1 K( V* g- c) G[color=var(--lwc-brandTextLink,rgb(0, 138, 166))]https://github.com/ciaa/Hardware/tree/master/PCB/ACC/CIAA_ACC/doc/simulaciones
; K' D/ }, o, g- p0 _& L
" f+ L1 N, O- h8 v5 g$ v结果基本他们跑的一致，只是有个数据读取的篇章，整篇都是Bad Signal的错误，如下图，

发现仿真的发送端和收取端是同个管脚，请问这是合理的吗？是不是因为这样才导致出错？

- j1 m- d- s5 c. {) y4 |. s谢谢。
1 Z) M! c! v6 c' u  m# A, m& h
小秦
/ @. A$ |7 k: U; D+ o) V6 t3 L5 b* t

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2022-10-24 10:27 上传

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作者: hzp_bbs    时间: 2022-10-24 13:57
这个不合理的。
: _, e" K" `7 k( z* ?3 Z5 O1 I/ V4 [

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作者: dyunasing    时间: 2022-10-24 15:35

hzp_bbs 发表于 2022-10-24 13:57
* `2 H7 Y/ F7 ]  e/ W- D. [这个不合理的。

& D. f+ K/ Q& i( d: L谢谢回复。请问大概在哪里可以更改相关设置让它不会报错吗？走了两遍wizard,没发现什么可疑的地方。
内附.ddr文件。谢谢。

ciaa_acc.ddr.pdf

2022-10-24 15:35 上传

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