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标题: 走的DDR2的一个模块，大家帮忙看看，走线规则和方案可不可行！欢迎拍砖！！ [打印本页]
作者: ai小叶    时间: 2012-1-12 15:38
标题: 走的DDR2的一个模块，大家帮忙看看，走线规则和方案可不可行！欢迎拍砖！！
      根据走线规则，和一些前辈的例子指导，自己画的一块DDR2和主芯片的走线，一些细节上处理的不好，没有扇出，只是很粗糙的打的孔走的额线！有很多疑问，希望和走过的和在接触DDR的朋友探讨:
8 B2 T" `8 \# F细节上：
9 ^7 t$ M& @& z5 e* k1.我把所有的DQ线都走在了顶层，没有严格的分成两组，长度匹配上也不是严格根据DQS等长的，只是这一组线的误差+/-20,范围是1300~1340mil，让我困惑的是，数据线几乎都要进行时序的调整；
" k* n- d: P* Q% \! E4 k2.为了保证始终线的质量，我把命令和控制走在了顶层，所有的地址线走在底层了- q" T8 h+ G2 I6 G* Y
3.始终的长度是1600mil,但是因为有几根绕的很长，这一组的长度范围是1400~1800mil，在时钟的+/-200mil，但是有几根绕的很长，有两根接近400mil，是不是可以换到底层？/ F4 Z! ^/ ]0 u$ V; f1 U8 U9 L
4.clk要与周围的线有20mil的间距，是在网路中进行设置吗？
' U/ _3 I+ D  F  i5.VREF，我走在顶层的最外侧，是因为这根要走跟粗线；9 c- G0 X$ `/ O9 _" c5 Z
方向上：5 }1 m: m. ]9 ~# o5 b2 |5 s
还有两点疑问：, Z/ l! y2 S7 j* w( z3 s
1.DDR3可以也采用这样的方案走吗？
9 Y: n3 O+ h" O% D  k, C2.电容和电阻没有放上，电源地的处理上，有什么好的建议吗？
4 b0 K& o9 {% N' S: y, y( J3.感觉蛇形走线，走的不好看！
' p" q+ s- r9 d5 e& {* T
) o- _7 F& H- P' ?0 p" I8 `

ddr20120111_all.rar

1.84 MB, 下载次数: 587, 下载积分: 威望 -5

作者: ai小叶    时间: 2012-1-13 07:50
恳请前辈们指教！！！！！！！！！！！
作者: wangcjishu    时间: 2012-1-13 09:34
为什么DDR要斜45度布局？有什么特殊要求吗？
作者: songyx    时间: 2012-1-13 09:51
个人见解：% ~% W- ~7 M; P; |
1.ddr3和ddr2在本质上区别不大，或者说对于layout来说区别不大，主要是在等长的精度上更加严格
+ B& v0 ^" s# o" V( D" }2.电源、地管脚就近打孔，内层用平面，尽量让ddr不相关电源远离ddr区域: l: f8 H9 f" E) N/ {
3.等长的问题就见仁见智了，每个人审美不同，主要是加大gap减小高度避免串扰
9 d: b6 [5 M3 i2 r1 j( s仅供参考
作者: songyx    时间: 2012-1-13 09:53
作者: ai小叶    时间: 2012-1-13 10:32
wangcjishu 发表于 2012-1-13 09:34 5 ~. [( o3 S1 W4 O, `5 q3 B" W9 ~
为什么DDR要斜45度布局？有什么特殊要求吗？
( m! j( D9 j, l0 r) e
因为DDR的所有引脚的定义，都在那个角上，所有我觉得是不是把DDR摆成45度更好走一些！主观想法
作者: ai小叶    时间: 2012-1-13 10:33
songyx 发表于 2012-1-13 09:53
4 `2 M7 q+ l& w4 [, {
等长的和规整，很漂亮
作者: rose_333    时间: 2012-7-23 17:13
走得很漂亮，放成45度，我猜是为了好走等长线吧。只要等长就好，电容要就近好。最好分组，同一组放在同一层。多看看别人走的就好了。



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