EDA365电子论坛网

标题: 2层PCB中PCIe-x1的100欧姆阻抗控制设计 [打印本页]
作者: zhouhua_8    时间: 2011-12-23 22:20
标题: 2层PCB中PCIe-x1的100欧姆阻抗控制设计
根据PCI-E标准要求，PCI-E差分信号线要求差分阻抗为Zdif=100，Zcom=60。2层板设计也必须满足这个条件，现在板层参数如下：
! O8 S9 [$ u$ Z5 r铜线厚度T：1oz，大概1.4mil厚' S/ n. S( D& p9 U
板厚H：1.5mm ~= 59mil# A% |9 P3 Y" ~  z
介质：FR-4,2116，电介参数E~=4.2
5 W4 w) U" Y% r6 z9 q2 y / C# p2 t# z) ], y8 z& L
采用耦合微带线方式layout，通过Polar Si9000计算参数如下：
( }& r) @2 h2 J 4 @; C) ?$ q; U/ ~. ^
' B& U0 F! H+ t
$ @* h& m# w' w0 t# O2 O! t' c
从图中可以看出，差分阻抗为Zdiff=99.87，满足设计要求，即要求线宽为9mil，线距为6mil，外围包地安全距离为7mil。差分线对于其他差分线对之间的距离>=24mil，这里我们取>=40mil。详细参数如下：
5 ?3 g) [& L" c. d* _* b+ Z0 k  K- n0 i! a0 w
" D: d; d+ b4 s& F9 n: D$ `
过孔设计参数：内径=14mil，外径=25mil。1 S% [) l* ]1 n9 F/ `
作者: jiangchun9981    时间: 2011-12-24 22:51
PCI-E 2层板很难搞的吧！, m' N7 Q7 p" o: y6 ?- j# p
LZ能不能大概计算一下4层板的阻抗：板材为常见的KB。
7 _, {* ^1 O$ v. y4 E
2 Q6 J- F4 S3 i' C; r5 ]5 p" v我的项目参数如下：
! Q! Z3 B. z7 C8 @线宽为6mil，线距为6.5mil，外围包地为30mil.
6 q0 o* {; c* X  y过孔设计参数：内径=12mil，外径=24mil
' q3 f4 a  w6 g; Z/ N- d% ^4 {1 k0 P/ \& q- X; n
LZ能不能帮计算一下这个能不能满足？  
2 ]# v" x: J0 p. @" i2 d我已经打样过了，PCIE差分线最长有30CM长，基本没换层，实践能稳定运行！9 B0 Q, g5 A3 j0 ~7 |2 i7 l7 z  S
我想知道理论计算出的和实际的差别。
2 {; k" H; N. ^谢谢！
作者: zhouhua_8    时间: 2011-12-25 17:41
根据楼主的参数，计算了下，见下图：( V+ P, Z3 A1 g3 [
作者: jiangchun9981    时间: 2011-12-25 22:24
看到了！Zdiff=119了，似乎误差还比较大了 ！   不过实际也能稳定运行的。
作者: zhouhua_8    时间: 2011-12-26 15:22
恩，是的，应该问题不大
作者: cannon220    时间: 2012-5-10 12:07
请问搂着这套设计参数有没有实际用于2层板的制板中？有的话实际效果如何？ 这边用这套模型算的0.8mm厚的2层板数据打板，板子回来后，pcie怎么都link不上，不知道是什么原因。
作者: szsz06    时间: 2012-11-26 06:57
pcie双面板也可以？？
作者: zhouhua_8    时间: 2013-3-12 12:46
我的板子可以，你的板子厚度是否涉及到位了？
作者: mankou001    时间: 2013-3-22 13:34
把板做溥
作者: routon    时间: 2013-3-22 15:31
cannon220 发表于 2012-5-10 12:07 $ G2 C7 R; R+ o0 y3 ]! Y
请问搂着这套设计参数有没有实际用于2层板的制板中？有的话实际效果如何？ 这边用这套模型算的0.8mm厚的2层 ...
5 h! d8 j% |+ e
底层铺铜完整不？



欢迎光临 EDA365电子论坛网 (https://bbs.eda365.com/) Powered by Discuz! X3.2